EDA数字时钟..docVIP

EDA技术及应用课程设计说明书 2013 届 电子信息工程 专业 1313081 班级 题 目 数字时钟设计 学 号 131308139 姓 名 张 指导教师 王大力 二О一 五 年 六 月 二十五 日 数字时钟基本原理 （标题用黑体三号） 一个完整的时钟应有三部分组成：秒脉冲发生器、计数显示部分和时钟调整部分。一个时钟的精确与否主要取决于秒脉冲的精度。为了保证及时准确我们对系统时钟48MHZ进行频，从而得到1Hz的秒脉冲。定义2个键，分别完成了暂停、清零的基本功能。 二、秒表的硬件设计 元器件表： 序号 名称 参数 个数 1 电阻 1k 14 2 电阻 10k 10 3 电阻 50Ω 1 4 电阻 200Ω 8 5 电阻 100Ω 6 数码管 —— 2 7 钟振 —— 1 8 独石电容 —— 6 9 电解电容 —— 1 10 按键 —— 4 11 三极管 —— 9 12 发光二极管（红） —— 3 13 发光二极管（红） —— 3 14 电路板 —— 1 15 双排插头 —— 1 16 电源接插线 —— 1 三、数字时钟Verilog实现 module clock(clk,key,dig,seg); //模块名clock input clk; //输入时钟 input[1:0] key; //输入按键 output[7:0] dig; //数码管选择输出引脚 output[7:0] seg; //数码管段输出引脚 reg[7:0] seg_r; //定义数码管输出寄存器 reg[7:0] dig_r; //定义数码管选择输出寄存器 reg[3:0] disp_dat; //定义显示数据寄存器 reg[24:0]count; //定义计数寄存器 reg[23:0]hour; //定义现在时刻寄存器 reg sec,keyen; //定义标志位 reg[1:0]dout1,dout2,dout3; //寄存器 wire[1:0]key_done; //按键消抖输出 assign dig = dig_r; //输出数码管选择 assign seg = seg_r; //输出数码管译码结果 //秒信号产生部分 always @(posedge clk) //定义clock上升沿触发 begin count = count + 1b1; if(count == 25 //0.25S到了吗？ begin count = 25d0; //计数器清零 sec = ~sec; //置位秒标志 end end //按键消抖处理部分 assign key_done = (dout1 | dout2 | dout3); //按键消抖输出 always @(posedge count[17]) begin dout1 = key; dout2 = dout1; dout3 = dout2; end always @(negedge key_done[0]) begin keyen = ~keyen; //将琴键开关转换为乒乓开关 end //数码管动态扫描显示部分 always @(posedge clk)