第四讲 门级与结构建模课件.ppt

#5 s=2‘b00; // 加载选择信号s[1:0] $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n”,d,s[1],s[0],out); //延时后显示结果 #5 s=2b01; $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); #5 s=2b10; $display $time, (“ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); #5 s=2b11; $display($time, “ d=%b, s[1]=%b, s[0]=%b, out=%b \n,d,s[1],s[0],out); end endmodule 4选1多路选择器测试模块1仿真结果 # 0 d=1010, s[1]=0, s[0]=0, out=0 # 5 d=1010, s[1]=0, s[0]=0, out=0 # 10 d=1010, s[1]=0, s[0]=1, out=1 # 15 d=1010, s[1]=1, s[0]=0, out=0 # 20 d=1010, s[1]=1, s[0]=1, out=1 4选1多路选择器测试模块2 module test_MUX4x1_delay; // MUX4x1 模块测试平台，无输入输出端口 reg [3:0] d; // 测试平台内部激励信号说明 reg [1:0] s; wire out; //模块输出信号 ?MUX4x1_delay mymux(out,d[0],d[1],d[2],d[3],s[0],s[1]); //调用被测模块 ?initial // 激励信号产生与结果输出 begin $monitor($time, “d=%b, s[1]=%b, s[0]=%b, out=%b \n”,d,s[1],s[0],out); //监视输出 d=4‘b1010; // 加载输入信号d[3:0] ＃5 s=2‘b00; // 加载选择信号s[1:0] ＃5 s=2b01; ＃5 s=2b10; ＃5 s=2b11; end endmodule 4选1多路选择器测试模块2仿真结果 #0 d=1010, s[1]=x, s[0]=x, out=x # 5 d=1010, s[1]=0, s[0]=0, out=0 #10 d=1010, s[1]=0, s[0]=1, out=1 # 15 d=1010, s[1]=1, s[0]=0, out=0 #20 d=1010, s[1]=1, s[0]=1, out=1 Modelsim仿真工具入门 * 第三讲 门级与结构建模 西安邮电学院通信工程系 第 三讲 门级与结构建模 内容： 结构建模分类 Verilog内建基本门 门级结构建模 门延迟 测试模块 模块仿真入门 前言 Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：? 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): ?开关级(switch-level) 我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件（UDP）和开关级的描述。 ? 一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。这些模块可以分别用不同抽象级别的Verilog HD