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Introduction to VHDL PROCESS (input, pr_state) BEGIN CASE pr_state IS WHEN state0 = IF (input = ...) THEN output = value nx_state = state1; ELSIF ... END IF; WHEN state1 = IF (input = ...) THEN output = value nx_state = state2; ELSIF ... END IF; WHEN state2 = IF (input = ...) THEN output = value nx_state = state1; ELSIF ... END IF; ... END CASE; END PROCESS; 风格#1：状态机中组合逻辑 例8.1 BCD计数器 Introduction to VHDL PROCESS (reset, clock) BEGIN IF (reset = ‘1’) THEN pr_state = state0; ELSIF (clock’ENVENT AND clock = ‘1’) THEN pr_state = nx_state; END IF; END PROCESS; 风格#2：状态机中时序逻辑 out = temp; SIGNAL temp: dtatype; ... Introduction to VHDL PROCESS (input, pr_state) BEGIN CASE pr_state IS WHEN state0 = IF (input = ...) THEN temp = value nx_state = state1; ELSIF ... END IF; WHEN state1 = IF (input = ...) THEN temp = value nx_state = state2; ELSIF ... END IF; WHEN state2 = IF (input = ...) THEN temp = value nx_state = state1; ELSIF ... END IF; ... END CASE; END PROCESS; 风格#2：状态机中组合逻辑 例8.3~8.6 包(package) 通常在一个实体中对数据类型、常量等进行的说明只可以在一个实体中使用，为使这些说明可以在其它实体中使用，VHDL提供了程序包结构，包中罗列VHDL中用到的信号定义、常数定义、数据类型、元件语句、函数定义和过程定义，它是一个可编译的设计单元，也是库结构中的一个层次，使用包时可以用USE语句说明，例如： USE IEEE.STD_LOGIC_1164.ALL 程序包分为包头和包体，包结构的格式如下： 1) 包头格式： PACKAGE 包名 IS [说明语句] END 包名 包头中列出所有项的名称。 2) 包体格式： PACKAGE BODY 包名 IS [说明语句] END 包名； 包体给出各项的具体细节。 例：包头 USE STD.STD_LOGIC.ALL PACKAGE logic IS TYPE three_level_logic IS (’0’,’1’,’z’); --数据类型项目 CONSTANT unknown_value : three_level_logic :=’0’;--常数项目 FUNCTION invert (input: three_level_logic)--函数项目 RETURN three_level_logic; END logic; 例：包体 PACKAGE BODY logic IS FUNCTION invert (input: three_level_logic) --函数项目描述 BEGIN CASE input IS WHE