VLSI测技术专题报告.docVIP

黑龙江大学电子工程学院 VLSI测试技术报告 课程名称： VLSI测试技术专 业：集成电路与集成系统 班 级：二班学 号： 学生姓名：周宁2013年12月30日 项目与分值 格式 10 选题 10 语言描述 20 基本原理 20 设计方案 20 参考文献 10 体会建议 10 合计 100分 得分教师评语教师签名：2013年1月2日多级时序电路划分测试向量的低功耗测试技术 引言随着工艺技术的发展, 系统芯片( System on a Chip, 简称SoC) 集成的晶体管数量越来越多, 集成度也越来越高, 这对集成电路的设计和测试提出多方面的挑战。由于芯片集成度和复杂度的迅速提高, 作为整个电子设计中重要组成部分的测试将成为其中最昂贵、问题最多的环节。传统的测试大都着眼于提高芯片的可测试性, 进行高质量测试生成和可测试性设计, 测试所关心的问题也大都集中于故障覆盖率、测试时间、面积开销及测试效果等方面。但是纳米级工艺的发展, 使测试时的高功耗成为一个无法回避的问题。然而，许多传统的解决方案有一些缺点，如较差设计流程的整合，不可预测的覆盖率和繁琐的诊断。所有这些都阻碍了设计师试图来实现BIST。随着超大规模集成电路（VLSI）复杂性的增加，人们不断要求一种有效的方法来找到一个自动测试模式生成（ATPG）。这些测试模式必须具备较高的故障覆盖率，找出故障芯片。随着VLSI电路的复杂性增加，完全测试VLSI电路已经变得更加重要。在如今庞大而复杂的超大规模集成电路系统芯片（SoC）的环境中，需要大量的测试数据。 SoC测试时，数据被传输到电路的自动测试设备（ATE）进行测试。由于为ATE的沟道宽度和内存的大小是有限的，传统的ATE必须调整，或必须开发更昂贵的ATE为了测试的SoC具有巨大的测试数据。此外，如果原始测试数据减少到ATE的存储器的大小，消除有用的测试图案，则测试的精度将被削弱。目前测试跻身最昂贵的和有问题的电路设计周期方面，揭示了不断的创新和测试相关的解决方案的需求。因此，研究人员已经开发了几种技术，提高设计的可测试性，通过修改和改进的测试生成和应用进程。传统上，测试工程师将评估这些技术根据不同的参数，例如面积开销，故障覆盖率，测试时间，测试开发工作，等等。由于最近开发的高性能和低功耗器件在纳米水平，这是全新的系统电源管理的一个关键参数，在测试过程中，测试功率可能是在正常模式期间的功率消耗的两倍。在测试过程中的功耗过大，可能会导致几个问题。此功耗导致增加在峰值电流和电迁移，这将影响系统的可靠性。此外，在测试过程中的功率消耗更重要的是，由于过度的散热可以直接损坏电路测试。此外，它可以产生问题，如增加了产品的成本，性能验证困难，降低便携式系统自治，并降低的总收率。在本文中，我们提出了一个多层电路分割算法的低功耗测试，我们所提出的方法是根据曲线图上的分区算法。在本文中，我们提出一个多层次图形分区算法对电路的划分，这将一个低功耗VLSI电路测试中的测试向量的数量降至最低。通过减少测试向量的数目,我们可以减少在测试过程中的能量消耗。我们的实验结果表明，ISCAS基准点电路功率可以降低至55%。本文的基本原理描述了相关的符号和定义的图形分割算法。本文中主要技术的第一部分介绍了低功耗测试的细节和BIST技术，其中第2部分列出了ISCAS基准电路的实验结果。最后给出结论。 关键词：走势分区，分区电路，内建自测试，自动测试模式生成，低功耗测试。 基本原理 电路分区 （一）图形分割算法图形划分是在超大规模集成电路（VLSI）设计和测试中的重要的问题之一。我们的目标是划分成块的电路，使得每个组件落入规定的尺寸，那么这些组件之间的连接的复杂性将减少。许多VLSI的设计问题目的是由导线和电源占据的芯片面积减至最小，可以被模型化，并嵌入到一个曲线图的网格中。建立良好的分割算法的无向图是至关重要的。在一般情况下，图的划分问题完全是NP问题。然而，许多算法已经被开发为合理的分区。亨德里克森和Leland（1993）以及Karypis和Kumar（1995）引入了一类新的多层次图形分割技术。几位作者介绍了矩阵分割，特别是稀疏矩阵分割Riyavong和Karypis和Kumar（1995）。这些多层次的计划将提供一个极好的图形分割，但计算复杂度适中。虽然，这些多层次的算法与光谱方法相比是相当快的，相对来看多层次的算法是必要的。Savage和Wloka（1991）在研究一个的图嵌入启发平行手机启发式的图形分割算法的基础上， Kernighan和林（1970年）已经开发出一种启发式算法，（吉隆坡算法）在多项式时间内统一划分为两种方式。聪，吴（2002）提出了一个全球性的基于聚类的多层次分割算法的性能优化。 Muth