Modelsim的仿真理解.docVIP

Modelsim的仿真理解（包含仿真举例） 硕1099班 郝立娟 座机电话号码33 常用的Verilog仿真器有Modelsim、Verilog-XL、NC-Verilog和VCS。我们所用的ModelSim 仿真软件是由 MentorGraphic 公司的子公司 Model 技术公司开发的工业界上最为通用的仿真器之一，它能提供友好的仿真环境，可以很好的用于 Verilog 仿真，VHDL 仿真或者两者的混合仿真。ModelSim 仿真软件产品的类型很多，我们学的是 ModelSim/SE，它是ModleSim 主要的版本，功能最为强大，ModelSim 有三种实现方法，我们所用的是用户界面的方式，能接受菜单输入和命令行输入。 Modelsim采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。它的主要特点有： ⑴、RTL和门级优化，编译仿真速度快，跨平台跨版本仿真； 单内核VHDL和Verilog混合仿真； 　　模版和助手，项目管理；对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL 选择 sim 栏，右键点击 tb_nand2，出现下拉菜单，选择 Add- Add to Wave此时用户界面出现 Wave-default 新的内嵌窗口 4、输入输出变化列表： 源代码模块中，一般都要有复位语句，给输出信号清零。源代码中最好也加上时钟周期定义语句，否则仿真时会出现警告语句Module counter does not have a `timescale directive in effect。仿真结束仔细查看波形或者List列表，观察电路行为和设想中的结果是否一致。