计数器及其应用43247.pptVIP

实验2.7 计数器 预习要求 实验目的 实验器件 实验原理 实验内容 实验报告 思考题 预习要求 1、复习有关计数器部分内容 2、绘出各实验内容的详细线路图 3、拟出各实验内容所需的测试记录表格 4、查手册，给出并熟悉实验所用各集成块的引脚排列图。 实验目的 1．学习用集成触发器构成计数器的方法。 2．熟悉中规模集成十进制计数器的逻辑功能及使用方法。 3．了解集成译码器及显示器的应用。 实验器件 EEL-08组件或数字电路实验箱 示波器 双D触发器74LS74 同步十进制可逆计数器74LS192 2输入四与非门74LS00。 实验原理 计数器是一种重要的时序逻辑电路，它不仅可以计数，而且可用作定时控制及进行数字运算等。 1、按计数功能计数器可分: 加法、减法和可逆计数器 2、按计数体制可分为: 二进制和任意进制计数器 任意进制计数器中常用的是十进制计数器。 3、根据计数脉冲引入的方式分为: 同步和异步计数器 1、用D触发器构成异步二进制加法计数器和减法计数器 下图是利用四只触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T’触发器形式，再由低位触发器的Q端和高一位的CP端相连接，即构成异步计数方式。（74LS74） 2、中规模十进制计数器 3、计数器的级联使用 4、实现任意进制计数 (2) 利用预置功能获M进制计数器 右图为用三个CC40192 组成的421进制计数器。 外加的由与非门构成的 锁存器可以克服器件计数速度 的离散性，保证在反馈置“0”信 号作用下计数器可靠置“0”。 5、特殊12进制计数器 74LS192(1) 6．译码及显示 七段共阴极显示器显示码 BCD锁存、7段译码、驱动器 CD4511 实验内容 1.用74LS74双D触发器构成四位二进制异步加法计数器。 2.测试十进制可逆计数器74LS192的逻辑功能 。 3．用两片74LS192组成两位十进制加法计数器。按图2.7-3连接实验电路。输入计数脉冲，进行由00～09累加计数，记录之。 4．将两位十进制加法计数器改接成两位十进制减法计数器。实现由99～00递减计数，记录之。 5．用74LS192及74LS00构成六进制加法计数器。按自拟电路连接实验电路。 实验用芯片 双D触发器74LS74， 片引脚图如右： 双JK触发器74LS192， 片脚图如右： 实验报告 1．整理实验数据，并画出波形图。 2．总结用中规模集成计数器构成任意进制计数器的方法。 3．对实验中异常现象分析。 思考题 1．画出用两片74S192构成两位十进制减法计数器电路图。 2．画出用74LS192及74LS00构成六进制加法计数器电路图。 * * 若把上图稍加改动，即将低位触发器的Q端和高一位的CP端相连接，即构成了减法计数器。 中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种功能。 74LS192是同步十进制可逆计数器，具有双时钟输入，可以执行十进制加法和减法计数，并具有清除和置数等功能，其逻辑逻辑功能表如下图所示。 CR LD CPU CPD DD DC DB DA QD QC QB QA 输 入 输 出 加计数 减计数 1 1 1 1 1 0 0 0 0 0 0 0 0 x x x x x x x x x x x x x x x x x ｄ ｄ c c ｂ ｂ a a 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 由74LS192利用进位输出控制高一位的CPU端构成的加数级联图如下：(CC40192） 74LS192(1) 74LS192(2) 计数器的级联图 (1) 用复位法获得任意进制计数器 假定已有N进制计数器， 而需要得到一个M进制计数器 时，只要M＜N，用复位法使 计数器计数到M时置“0”， 即获得M进制计数器。如右图 所示为一个由CC40192十进制 计数器接成的6进制计数器。 74LS192 六进制计数器 421进制计数器 74LS192X3 74LS192(2) 计数器输出端的状态反映了计数脉冲的多少，为了把计数器的输出显示为相应的数，需要接上译码器和显示器。计数器采用的码制不同，译码器电路也不同。 二－十进制译码器用于将二－十进制代码译成十