电子技术基础实验报告一.docVIP

贵州大学实验报告 学院： 专业： 班级： 姓名 学号 实验组 实验时间 2012.04.05 指导教师 成绩 实验项目名称 8—3编码器 实验目的 学习编码器的功能与定义，学习Verilog或VHDL语言 熟悉利用QuartusⅡ的开发数字电路的基本流程和QuartusⅡ软件的相关操作 学会使用Vector Wave波形仿真 实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路成为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线—3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。 8-3编码器的真值表： 输入 A7 A6 A5 A4 A3 A2 A1 A0 输出 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 实验仪器 软件：Altera Quartus Ⅱ9.0 集成开发环境 实验步骤及内容 选择“开始—所有程序—Alter—Quartus || 9.0—Quartus || 9.0” 选择“File—New Project Wizard”,出现“introduction”页面，如图所示，该页面介绍所要完成的具体人物。 单击“Next”按钮，进入工程名的设定、工作目录的选择。 在对话框中的第一行选择工程路径：第二行输入工程名，第三行输入顶层文件的实体名（注意：工程名必须与顶层实体名相同，工程目录可以随意设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文开头。不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。文件夹所在的路径名和文件夹名不能用中文，不能用空格，不能用括号，也不能也数字开头）这里输入endcoder8_3；单击“Next”按钮。在图所示的对话框中，可以为工程名添加先期已经输入的设计文件，制定用户自定义的元件库的路径，这里没有事先输入好的文件库，单击“Next”按钮进入下一步。在图所示的对话框中，我们根据本实验版，在Fanily下拉菜单中选择Cyclone||系列。然后在Filter下的Package下拉菜单中选择封装形式FBGA，Pin cout下拉菜单中选择管脚数672，Speed grade下拉菜单中选择速度级别8；然后在Available devices中选择EP2C35F672C8器件。单击“Next”进入下一步。 单击“Next”进入图所示的对话框，用户指定在Quartus||之外的用于设计输入、综合、仿真、时序分析的第三方EDA工具对话框，这里都不选，直接单击“Next”进入工程信息对话框。最后单击“Finish”完成工程建立。 新建设计文件，选择“File|New”，在New对话框中选择“Device Design Files”下的Verilog File。单击OK。完成新建设计文件。 在新建立设计文件中输入Verilog程序 module encoder8_3(sw,led);//声明模块名和端口名 input [7:0] sw;//输入信号 wire [7:0] sw;//定义内部结点信号数据类型 output [2:0] led;//输出信号 reg [2:0] led;//数据类型定义 always @(sw)//过程块结构，以下是逻辑功能描述部分 begin case(sw)//输入，输出对