EDA全加器设计.docVIP

EDA基础及应用实验项目报告 项目题目: 全加器设计 姓 名： 胡小琴 院 系： 电子信息工程学院 专 业： 电子信息工程（对口高职 学 号： 201315294127 指导教师： 徐正坤 综合成绩： 完成时间: 2015年 5月 13日 一、实验目的 设计并实现一个一位全加器。 二、实验原理 计算机中的加法器一般就是全加器，它实现多位带进位加法。下面以一位全加器介绍。一位全加器有三个输入、两个输出，见图-1。 图-1 一位全加器示意图 图中的“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。一位全加器的真值表见表-1。 表-1： 输入 输出 Ci-1 Bi Ai Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 根据表-1便可写出逻辑函数表达式： 全加功能的硬件实现方法有多种，例如：可以把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-1的半加和来实现。 1、打开QuartusII软件。 2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。 3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（..v, 原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。 4、选择FPGA器件。Family选择Cyclone ，Available device选EP4CE22F17C8,Packge选择Any，Pin Count 选择，Speed grade选择Any；点击“Next”。 5、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。默认使用Quartus II自带的工具。这里我们选择， 6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。 7、建立文件。如果在建立工程时没有添加设计文件，这时可以新建文件再添加。也可通过选择Project/ Add/Remove Files In Project来添加外部文件。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fulladder IS PORT(A,B,cin:IN STD_LOGIC; sum,carry:OUT STD_LOGIC; M : out std_logic_vector(3 downto 0));-- 4位功能选择位，设置状态为0001，即16位拨码开关接到16位数据总线上。 END fulladder; ARCHITECTURE half2 of fulladder IS signal temp: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINM = 0001; temp=(0a) + b+cin; sum=temp(0); carry= temp(1); END half2; 将全加器的VHDL代码输入上图空白处（建议不要复制，自己输入） 9、添加文件到工程中。点击“OK”，并选择File/Save As，。点击“保存”，文件就被添加进工程当中。 10、预编译。文件就被添加进工程当中选择Processing/Start/Start AnalysisSynthesis，进行综合。 11、添加管脚信息。当综合完成后，网表信息才会生成。选择Assignments/。 12、为每个节点分配引脚。 EP4CE22F17C8器件全局编译。 14、下载。下载可以选择JTAG方式和AS方式（JTAG下载方式把文件直接下载到FPGA里面，AS下载方式把文件下载到配置芯片里面，因此可以掉电存储）。选择ToolProgrammer，选择JTAG下载方式，选择Add File，添加.so