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《VHDL与数字系统设计》课程设计报告 2013 -- 2014 年度第 1 学期 名 称： VHDL与数字系统设计 题 目： 8----3编码器 院 系： 电气与电子工程学院 班 级： 电子1301 学 号： 11座机电话号码 学生姓名： 韩辉 指导教师： 高雪莲 设计周数： 2周 成 绩： 日期： 2015年 1 月 12 日 课程设计 表一 带优先级的8-3编码器真值表 由表一可以看出输入端in0的优先级最高，依次降低，输入端in7的优先级最低；输出为反码形式，例：当in0 0时，对in0编码，输出y2y1y0 111（0的反码）。 2. 8-3编码器设计的源程序： LIBRARY IEEE; ——库 USE IEEE.STD_LOGIC_1164.ALL; ——程序包 ENTITY coder IS ——实体说明 PORT input: IN STD_LOGIC_VECTOR 7 DOWNTO 0 ; ——input为八位标准逻辑矢量输入 y: OUT STD_LOGIC_VECTOR 2 DOWNTO 0 ; —— y为三位标准逻辑矢量输出 END coder; ARCHITECTURE rtl OF coder IS ——结构体说明 BEGIN PROCESS input ——进程 BEGIN IF input 0 0 THEN y 111; ELSIF input 1 0 THEN y 110; ELSIF input 2 0 THEN y 101; ELSIF input 3 0 THEN y 100; ELSIF input 4 0 THEN y 011; ELSIF input 5 0 THEN y 010; ELSIF input 6 0 THEN y 001; ELSE y 000; END IF; END PROCESS; ——结束进程 END rtl; ——结束rtl 三、课程设计结论与总结 1. 8-3编码器设计的仿真波形图如下： 图1 8-3编码器设计的仿真波形图 图2 8-3编码器设计的仿真波形图 2. 带优先级的8-3编码器设计的仿真波形图的分析： 图1、图2为带优先级的8-3编码器设计的仿真波形图，由图1、图2分析，可得如下结论： （1）.波形出现延迟现象， 延迟长度如图1两红线间距所示，经计算得延迟时间为8.109ns。 （2）.仿真波形结果与表1所示的真值表大致相同。例如： ①当输入端优先级最高的in0输入为0时，输出结果：y2y1y0 111，为0（二进制表示为000）的反码，且输出结果与in7~in1无关。 ②当输入端in1输入为0，in0输入为1时，输出结果：y2y1y0 110，为1（二进制表示为001）的反码，且输出结果与in7~in2无关。 ③当输入端in2输入为0，in1、in0输入为1时，输出结果：y2y1y0 101，为2的（二进制表示为010）的反码，且输出结果与in7~in3无关。 ④当输入端in3输入为0，in2~in0输入为1时，输出结果：y2y1y0 100，为3的（二进制表示为011）的反码，且输出结果与in7~in4无关。 ⑤当输入端in4输入为0，in3~in0输入为1时，输出结果：y2y1y0 011，为4的（二进制表示为100）的反码，且输出结果与in7~in5无关。 ⑥当输入端in5输入为0，in4~in0输入为1时，输出结果：y2y1y0 010，为5的（二进制表示为101）的反码，且输出结果与in7~in6无关。 ⑦当输入端in6输入为0，in5~in0输入为1时，输出结果：y2y1y0 001，为6的（二进制表示为110）的反码，且输出结果与in7无关。 ⑧当输入端in6~in0输入为1时，输出结果：y2y1y0 000，为7的（二进制表示为111）的反码，且输出结果与in7无关。 3.课程设计总结 （1）.巩固复习了编码器的相关工作原理。 （2）.熟悉了VHDL程序的结构及实体、结构体等部分的编写格式与编写内容，简单掌握了VHDL语言的文字规则。 四、参考文献 [1].文汉云 《数字逻辑与数字系统设计——基友VHDL语言描述》 清华大学出版社 2012年1月第一版. 课程 课程设计报告 1 0 0 0 1 1 1 1 1 1 1 X 1 0 0 1 1 1 1 1 1 0 X 0 1 0 1 1 1 1 1 0 X X 1 1 0 1 1 1 1 0 X X X 0 0 1 1 1 1 0 X X X X 1 0 1 1 1 0 X X X X X 0