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谢谢！ 浅谈FPGA与verilogHDL 专业：集成电路工程 学号：201431380 姓名：张繁 一、FPGA的简介 1、起源：可编程逻辑器件(Programmable Logic Device, PLD)起源于20世纪70年代，是在专用集成电路(ASIC)的基础上发展起来的以后总新型逻辑器件。 2、主要特点：完全由用户通过软件进行配置和编程，从而完成某种特定的功能，并且可以反复擦写。 3、常见PLD产品：可编程只读存储器(PROM)、现场可编程逻辑阵列(FPLA)、可编程阵列逻辑(PAL)、复杂可编程逻辑器件(CPLD)、和现场可编程门阵列(FPGA)等类型。它们的内部结构和表现方法各不相同。 可编程逻辑器件的发展史(4个阶段) 第一阶段：(20世纪70年代初到70年代中) 只有简单的PROM、紫外线可擦除只读存储器(EPROM）和电可擦除只读存储器(EEPROM）3种。只能完成简单的数字逻辑功能。 第二阶段：(20世纪70年代中到80年代中) 结构上稍微复杂的可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)器件，正式被称为PLD,能够完成各种逻辑运算功能。 第三阶段：(20世纪80年代中到90年代末) Xilinx和Altera公司分别推出了与标准门阵列雷似的FPGA以及类似于PAL结构的扩展性CPLD。提高了逻辑运算速度，逻辑单元灵活、集成度高、适用范围宽、编程灵活。 第四阶段：(20世纪90年代末至今) 出现了可编程片上系统(SOPC)和片上系统(SOC）技术。涵盖了实时化数字信号处理、高速数据收发器、复杂计算以及嵌入式系统设计技术的全部内容。Xilinx和Altera公司也推出了相应的SOC FPGA产品。 Verilog HDL是目前应用最为广泛的硬件描述语言之一，与VHDL各有千秋。1993年，IEEE专门成立IEEE 1364工作组制定Verilog HDL的标准，在1995年发布了第1个Verilog HDL的标准，即IEEE 1364-1995。随后，IEEE在2002年发布了经过修订的Verilog HDL新标准，命名为IEEE 1364-2001。 ?二、Verilog简介 Verilog HDL允许在不同的抽象级别上对数字电路系统进行描述，这些抽象级别包括系统级（System Level）、算法级（Algorithm Level）、寄存器传输级（Register Transfer Level）、门级（Gate Level）和开关级（Switch Level）。 、系统级、算法级、寄存器传输级描述都被称为行为描述。 Verilog HDL语言特点： （1） Verilog HDL语法规则与C语言十分相像。 （2） Verilog HDL语法检查不严格。 （3） Verilog HDL自身带有仿真指令。 Verilog HDL设计模块结构 一个完整的Verilog HDL设计模块包括端口定义、I/O声明、变量类型声明和功能描述等4个部分。 module decide (f, a, b, c);//端口定义 input a, b, c ; /* I/O output f ; 声明*/ wire a, b, c ; /*变量 reg f ; 类型声明*/ always @(a or b or c) /*功 begin 能 ……. 描 end 述*/ endmodule (1)模块端口定义 模块端口定义用来声明电路设计模块的输入输出端口，端口定义格式如下： module 模块名(端口1，端口2，端口3，…); 例：module decide (f, a, b, c); (2)模块的I/O声明 模块的I/O声明用来声明模块端口定义中各端口数据流动方向，包括：input(输入)，output(输出)和inout(双向)。 I/O声明格式如下： input 端口1,端口2,端口3,…;//声明输入端口 output 端口1,端口2,端口3,…;//声明输出端口 例： input a, b,