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LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY simp IS PORT(a, b, c, d : IN Std_Logic; g : OUT Std_Logic); END simp; ARCHITECTURE logic OF simp IS SIGNAL e，f : Std_Logic; BEGIN e = a or b; f = not(c or d); g = e and f; END logic;;一、基本结构介绍;Entity 定义区 Entity 芯片电路名称 is PORT( 管脚名称1：输入输出状态 资料类型； 管脚名称n：输入输出状态 资料类型 ）； End 芯片电路名称；;Entity ch4 is Port（a1,a0:in std_logic; d3,d2,d1,d0:in std_logic; y:out std_logic); End ch4;;Inout为输入输出双向端口，从端口的内部来看，可以向此端口赋值，也可以通过此端口读入实体外的信息，从端口外部来看，信号即可以从此端口流出，也可以向此端口输入信号。 Buffer缓冲端口，其功能与inout类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈，如计数器设计。;Architecture 定义区 Architecture 结构名称 OF 芯片电路名称 Is （说明语句；） Begin （内部电路描述） End 结构名称；;Process 定义区 属于内部电路描述 Process （信号1，信号n） Begin （内部描述） End process； 注意：信号1～n 称敏感信号，只要其发生变化，进程重新执行一次；一个architecture可以有多个process;Architecture a of ch4 is Signal b：std_logic; Begin Process(d3,d2) begin b=d3 and d2; End process; Y=b; End a;;简单学习逻辑信号的运算 逻辑运算 And or not nand xnor nor 关系运算 ＝ /= = =;逻辑序列信号 Bit_vector Std_logic_vector For example: a: in std_logic_vecyor(7 downto 0); b:out std_logic_vector(0 to 3); c:out std_logic_vector(6 downto 0); d:out std_logic_vector(7 downto 0); e: in std_logic_vecyor(3 downto 0) d=a; b=a(5 downto 2); c=e’1’”00”;;重新写4选1数据选择器的实体;二、主要描述语句：并行语句、顺序语句;选择式信号设置语句：with 选择信号s select 信号y=信号 A when s的值为m ， 信号B when s的值为n ， 信号C when others； 同上例;architecture 里面各命令是并行的； process（）各进程间是并行的，进程内部是顺序的;举例：数据选择器;Case-when： case a is when 信号值1＝ 命令语句； when 信号值2= ; when others=