可编程逻辑器件0研讨.ppt

(8-*) 2、根据PLD工艺分类 CPLD： 采用的工艺是EPROM，EEPROM或Flash Memory（是非失性的） 将编程数据直接下载到器件中即可 FPGA： 采用的工艺是SRAM技术，配置数据放在SRAM中（是易失性的） 。 （1）通过计算机将配置数据下载到器件中（即FPGA中的SRAM） 每次使用，均要进行一次下载； 适用于调试；不能用于应用现场； （2）通过外存储器存放编程数据 外存储器应是非失性的（EPROM，EEPROM或Flash Memory）； 系统加电时， FPGA从外存储器调入配置数据； 用于应用现场。 (8-*) 作业： P374： 8-8 8-16 8-22 (8-*) 实验十三 存储器应用——乘法器的设计 课时：2 课时 实验内容：九九乘法 a）按键输入乘数A 和被乘数B，并把值(0~9)显示在数码管上； b）乘积C 显示：2 位数码管（十进制）； c）用存储器内容编辑器编辑ROM 数据，使之满足九九乘法表的要求。 0-9 (用4位) 0-9 (用4位) 用8位) 地址线:8位 数据线:8位 (8-*) 实验书中32页 存储器内容编辑器In-System Memory Content Editor (8-*) (8-*) 实验十四 用状态机设计ADC TLC1196的采样控制电路 课时：4 课时（其中2 课时为设计准备） 实验内容： a）以约100KSPS 的采样率，连续对直流电压进行AD 转换，将串行结果转换成并行，显示在数码管上，测量三个电压点，分析ADC精度。 b）输入信号为100Hz、幅度约4.5V 的正极性正弦信号，用SignalTap II逻辑分析仪分析转换结果。 用模式3 a) 固定电平：使用实验箱ADC输入模块中的0~ 5V直流信号 b) 正弦信号可用DDS信号源产生的正极性信号。 (8-*) 模式3 ADC 输入：允许输入0~5V的信号。 (8-*) P.9 ADC用 LTC1196 片选CS ：PIO26，低电平有效； 时钟信号CLK： PIO25； 串行转换输出:PIO24 模式3 注意:使用LTC1196时，PIO16~23 及PIO14 只能作为输入端口。 编程时，分配引脚要用到 (8-*) CS为片选信号（低有效）： CS低电平后，约经过2.5 个CLK 开始输出转换结果的最高位； CS的下降沿离上一个CLK上升沿至少13ns； CS的下降沿离下一个CLK上升沿至少26ns（建立时间）； 约2.5 个CLK 8 个CLK（AD的8个转换数据） 大于1 个CLK 13ns 26ns 时钟频率fCLK不高于12MHz AD数据转换（串行）： 单次转换不少于12 个CLK，因此最高采样率1MSPS 转换的数据 = (255*Vin)/5V (8-*) 根据TLC1196 的时序要求，将每次转换划分为5个状态 ST0: TLC1196初始化 ST1: TLC1196启动转换 CS变低 ST2: 第三个CLK下沿读取B7 ST3: CLK下沿读取B6-B0 ST4: 串并转换 本设计 采样率100KSPS 时钟频率fCLK 取 1. 2MHz 需将串行数据转换成并行数据 * * (8-*) 实验十一: 多功能数字钟的设计 课时：4 课时（其中2 课时为设计准备） 最好先把HDL语言仿真好。 实验内容：多功能数字钟 a）计数显示功能 分、秒：60 进制，二位数码管显示（十进制）； 时：24 进制，二位数码管显示（十进制）。 b）具有清零功能 复位键按下，系统复位，显示皆为0。 c）校时功能 时校准键：小时递增循环； 分校准键：分钟递增循环； 秒校准键：秒递增循环。 (8-*) Qs0 Qs3 Qs7 Qs4 先模10*模10 Qm0 Qm3 Qm7 Qm4 先模10*模10 然后接成24进制 Qh0 Qh3 Qh7 Qh4 然后接成60进制 然后接成60进制 先模10*模10 时校准键 （小时递增循环） 分校准键 （分钟递增循环） 秒校准键 （秒递增循环） 复位键 （系统复位显示皆为0） reset reset reset cp cp cp co co co 1Hz (8-*) 1Hz时钟 频率显示 频率设置 (8-*) 第 8 章 可编程逻辑器件 8.1 可编程逻辑器件基本结构 8.2 简单可编程逻辑器件（SPLD） 8.3 复杂可编程逻辑器件（CPLD） 8.4 现场可编程门阵