实验1位二进制全加器设计.docVIP

1位二进制加法器设计 一、实验目的 熟悉Quartus II 集成环境的图形输入方法； 学会把设计项目成为可调用元件符号和调用元件的方法； 二、实验内容 本实验首先使用图形输入的方法由逻辑门电路设计一个半加器，然后使用。分别进行仿真、引脚分配并下载到电路板进行功能验证。 三、实验步骤 创建个人实验文件夹(最好使用英文字母命名不要用中文名称)。 运行Quartus II 软件，选择File － New，在 Device Design Files 中选择Block Diagram/Schematic File,如图1-1所示，点击OK打开原理图编辑窗口。 图1-1 图1-2 在图形编辑窗中双击鼠标左键，将弹出元件输入对话框，在对话框右栏打开元件库找到需要的元件，如图1-2所示，点击OK即可将元件调入原理图编辑窗。将所有需要的元件都调入编辑窗。 将各个元件采用单击鼠标并拖动的方法连接号电路图，然后分别在input和output的pin_name上双击使变为黑色，再分别输入各引脚名，如图1-3所示。 图1-3 选择File—Save As命令，选择为此工程已建好目录，将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“√”，点击保存会弹出“是否创建新工程”提示信息如图1-4所示。 图1-4 图1-5 创建一个新工程：点击图1-4中“是”可进入创建工程向导（也可以File － New project Wizard进入向导），此时看到的默认工程名、顶层实体名都为h_adder，此时将工程名换为f_adder顶层实体名不变，如图1-5所示。点击NEXT，再在弹出窗中点击NEXT，选择目标器件：MAXII 系列 EPMT1005C芯片。按照下列的方法完成半加器的编译、仿真。 7. 创建一个仿真波形文件： File － New，在 Other Files 中选择Vector Waveform File，如图1-6，进入波形编辑窗口。 图1-6 图1-7 8以扩展名为.VWF，文件名与编译的文件名相同，保存创建的仿真波形文件，如h_adder.vwf。 9输入引脚：Name 栏中点击鼠标右键，选择 “Insert Node or Bus”，在其对话框中点击 “Node Finder” 按钮，弹出 “Node Finder” 对话框，Named：*；Filter ：Pin:all，点击“List”，列出所有引脚，在其中选择需要仿真的引脚，如图1-7所示。它们将在波形编辑窗口中出现。 图1-8 10对所有input引脚赋初值（所有可能出现的信号组合状态都要求存在），对所有output引脚赋随机值后，保存仿真波形文件，如图1-8所示。 11开始仿真：选择 Processing－Start Simulation若仿真没有出错，则在完成仿真后，可以看到仿真结果波形，观察输入、输出波形逻辑关系是否是与设计要求相符，波形仿真无误后进行下步操作。 选择 Assignments － pins， Pin 标签页，再按下表分配引脚，如下表所示： 引脚名称 引脚编号 连接网络 引脚名称 引脚编号 连接网络 a Pin1 Io1 co Pin3 io3 b Pin2 Io2 so Pin4 Io4 13重编译：选择 Processing－Start Compilation命令，重新编译，完成后形成可配置到CPLD的 h_adder.sof 文件和配置到外部存储器的h_adder.pof文件。 编程下载：使用，将ByteBlaster II 下载电缆插入SOPC 开发板的JTAG 下载接口中。仔细检查确保接线无误后打开电源。在Quartus II 软件中，选择Tools/Programmer 菜单，出现如图1-8所示的编程配置界面。在”Mode”中选择JTAG，点击”Add File”按钮添加需要配置的SOF 文件，选中Program/Configure，点击”Start”按钮就可以对芯片进行配置。 四、实验扩展及思考 1．VHDL和原理图结合设计 2．多位加法计数器的设计