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频率分辨率高。 输出频率相对带宽。 频率转换时间短。 频率改变时，输出相位连续。 具有数字调制功能。 总结 本文关于数字下变频的设计是用Verilog语言实现，以Modelsim作为主要的仿真工具，Matlab作为辅助的系统建模和功能验证的工具。根据数字下变频的基本实现方案，在ISE14.4中实现了各模块的设计与仿真，再从模块级给出Modelsim功能仿真结果，同时在Matlab环境与相应的仿真输出作对比分析，验证设计可行。之后整合设计并对数字变频器整体进行验证，分析表明设计与预期是相符的。 基于FPGA的DDC（数字下变频）设计与实现 学 生：郑硕 简介 DDC各模块设计 Modelsim与Matlab仿真 内容 提要 一、内容简介 数字下变频是软件无线电核心技术之一，数据运算量最大，也是其中最难完成的部分。 在超外差式接收机中，如果经过混频后得到的中频信号比原始信号的频率低，那么此种混频方式叫做下变频 。通常将射频信号通过一次或者几次的模拟下变频转换到中频上，在中频对信号数字化，然后再进行下变频，则称之为数字下变频。 目前，数字下变频实现方案主要有三种。 使用DSP数字信号处理芯片，该方案的优点是灵活性高、适应性强，但会受到处理速度等因素的制约，适合于数据速率比较低的各种处理。 利用ASIC来完成数字下变频的功能，该方案具有计算速度快，单片成本低等优点 使用FPGA来实现，可以采用并行或者串行的工作方式，在处理速度上优于DSP芯片，灵活性上优于ASIC设计，但消耗的硬件资源比较多 二、DDC各模块设计 滤波抽取模块的设计 基于DDS的数控振荡器(NCO)的设计 数字下变频的基本实现方案 基于DDS的数控振荡器(NCO)的设计 NCO模块产生正余弦波样本值，然后分别与输入数据相乘，完成混频。由三部分组成：包括相位累加器、相位加法器及正／余弦表只读存储器。相位累加器将输入的数字本振频率与本振偏移频率之和转换成相位，每来一个时钟脉冲，相位在原来的基础上增加一个相位增量。相位加法器的功能是产生一定的初始相位，并通过累加器直接对DDS输出的相位进行调整。DDS的频率精度由累加器的字长决定，但由于受存储容量的制约，为了保证足够的频率分辨率，累加器的位数要足够长。 由于DDS采用了不同于传统频率合成方法的全数字技术，因而具有许多直接式频率合成技术和间接式频率合成技术难以实现的特点。 集成化、功耗低、体积小、重量轻、便于程控也是DDS的特点 抽取滤波--采用直接形式的FIR滤波器 FIR滤波器：有限长单位冲激响应滤波器，是由一个“抽头延迟线”加法器和乘法器的集合构成的，每一个乘法器的操作系数就是一个FIR系数。因此也被称之为“抽头延迟线结构。FIR滤波器的一个重要特性是具有线性相位，即系统的相移和频率成比例，可达到无失真的传输。适用于信号带宽比较宽，抽取倍数不是很大的情况。 滤波抽取模块设计 FIR滤波器算法 FIR滤波器的脉冲响应由有限个采样值构成，设单位冲激响应 的长度为N，其系统函数和差分方程分别如下式所示。 其中N为FIR滤波器的阶数， 为第n级系数， 为输入， 为卷积输出。滤波器的设计方法主要有窗函数法、频率采样法和切比雪夫等波纹逼近法。现阶段应用Matlab软件可以很方便的设计各种滤波器。 三、DDC的VerilogHDL与Matlab仿真验证 在整个设计过程中，首先利用Matlab根据数字下变频器的实现算法与要求进行系统建模仿真，分模块进行数学建模仿真。相应地采用Verilog HDL硬件描述语言，分模块实现各模块的RTL级设计并进行功能仿真。比较仿真结果与建模结果，验证功能正确后整合所有的模块得到最终的数字下变频器，对整体进行功能仿真验证。 DDS混频器模块 基于DDS的数控振荡器的仿真和验证 使用ISE14.4 中的Core Generator 来实现DDS，产生IP 核时设定的一些主要参数 混频器模块的Modelsim仿真 在ISE 中新建工程，选择所要使用的器件xc4vlx160-12ff1148，使用的仿真工具为ModelSim SE。 输出数据的采样速率仅为输入数据的一半，抽取后输出的两路数据其实就是输入的奇数组数据和偶数组数据，分别作为后面的I/Q两路的输入数据。从图中可以清楚的看出每一路数据的第2n+1(n=0,1,…)个数据均为原始输入数据的相反数，实现了混频的功能。 FIR滤波器的仿真和验证 假设输入信号为一个随机数列。此处设计的滤波器8阶的，由matlab获取