专题六数字频率计设计精要.pptVIP

专题四：数字频率计设计 一、教学内容： 数字频率计设计 二、学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握数字频率计的工作原理。 3、掌握数字频率计的VHDL语言编程方法。 三、授课课时：2 四、教学重点、难点： 数字频率计的工作原理 设计要求： 1、设计8位十进制数字频率计。 2、测量频率范围为1Hz－50MHz。 3、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为1微秒。 一、测频原理 一、测频原理框图 （二）8位十进制频率计电路图 六、实验仪实际接口电路图 作业 画出测量某周期信号的周期的电路框图，并编写其VHDL程序。 说明： 1、周期显示使用8位十进制方式显示。 2、可分步编写程序，最后画出电路图。 3、译码、显示部分的程序可以不编写。 4、8位十进制计数器要求使用元件例化的方式编写。 * 8位十进制计数器 输入信号Fin 闸门信号EN 1秒 1秒 计数输出 锁存器 译码、显示 锁存信号LOAD 复位信号RST 控制器电路 EN RST LOAD 标准秒脉冲 锁存信号 清零及复位信号 二、8位十进制计数器设计 （一）用VHDL设计十进制计数器，并进行软件和硬件仿真 参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI 1001 THEN CQI := CQI + 1; --允许计数 ELSE CQI := (OTHERS =0);--大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 三、32位锁存器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b; ARCHITECTURE behav OF reg32b IS BEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END IF; END PROCESS; END behav; 四、控制器设计 控制器时序图 EN RST 0.5秒 利用对CLK的2分频产生 对tsten求反 利用CLK和tsten合成， clk＝‘0’ and tsen＝‘0’时