毕业论文（设计）基于Verilog HDL与CPLD的分频器设计说明书.docVIP

摘要 在复杂的数字逻辑电路中，经常会用到不同的时钟信号。本文主要介绍了在MAX+PlusII开发软件下得用Verilog 硬件描述语言来设计分频器。在进行分频器设计时，采用的是一种逐层深入的设计理念，由易到难、由浅入深。可实现2-256之间的任意奇数、偶数、半整数分频。此外，本文还介绍了Altera公司的EP1K100QC208-3型CPLD，使得分频器的设计显得更加实际化，从而也体现了一种实践求真知的求学理念。 关键词: Verilog HDL; CPLD;数字逻辑电路设计; VHDL Abstract In the complex numeral logic circuit, the different clock signal can be used frequently. This article mainly introduced under the MAX+PlusII development software to descript the frequency divider with the Verilog hardware description language. When carries on the frequency divider designs, used one kind of design idea with the level thorough, from the simple to the difficult , from the shallow to the deep. May realize 2-256 between free odd number, the even number, the half Integer frequency division. In addition, this article also introduced Altera Corporations EP1K100QC208-3 CPLD, it causes the frequency divider’s design more actually, thus also manifested one practice to ask the true knowledge to study idea. Keywords: Verilog HDL ; CPLD; Numeral logic circuit design ;VHDL 引言 计算机技术和微电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。电子设计自动化（EDA）技术在数字系统设计中起的作用越来越重要，新的工具的设计方法不断推出，可编程逻辑器件不断增加新的模块，工能越来越强，硬件设计语言也顺应形势，推出新的标准，更加好用，更加便捷[1]。 本文主要以CPLD和Verilog HDL硬件描述语言对分频器的设计为主线。 Max+PlusII软年工具也在设计中发挥了重要作用，它为分频器的设计提代了平台和工具，它将设计者的设计思想自动、高效地转化为物理电路或网表结构，并以直观、便捷的形式提供了仿真模拟手段[2]。 本文共5部分，第1部分对EDA技术及其发展趋势进行综述，并着重介绍了CPLD器件。第2部分介绍的是偶数分频器的原理及设计方法。第3部分是对第2部分的延深与扩充，它主要介绍的是奇数分频。第四部分介绍的是小数分频。第5部分针对Altera公司的EP1K100QC208-3型CPLD在Max+PlusII中的应用进行了介绍。 分频器的设计与EDA技术是不断发展变化的，要掌握分频器设计和EDA技术的精髓，需要设计者在不断实践的过程中不懈的摸索和积累，逐步提高自己的设计水平。本文在设计中有不少的缺限，希望诗刊给予批评指正。 1 CPLD与硬件描述语言简介 数字系统的设计和实现离不开CPLD/FPGA器件，因为很多数字系统是基于CPLD/FPGA器件实现的，本文的设计实现基于Altera公司的EP1K100QC208-3, 该芯片属于ACEX 1K 系列。 ACEX 1K 系列器件是Altera 公司近期推出的新型CPLD 产品。该器件基于SRAM，结合查找表（LUT）和嵌入式阵列块（EAB）提供了高密度结构，可提供10000到100000可用门，每个嵌入式阵列块增加到16 位宽可实现双端口，RAM 位增加到49125 个。其多电压引脚可以驱动2.5V、3.3V、5.0V 器件，也可以被这些电压所驱动；双向I/O 引脚执行速度可达250MHz。该器件还应用Altera 专利技术进行了重要的生产改进，进一步降低了器件的成本，提高了产品的性能价格比。因此,ACEX 1K 器件可用来实现许多逻辑复杂、信息量大的系统。但是在器件操作过程中，AC