第二章80x86微处理器要点分析.ppt

* DEN信号作为8286的输出允许信号OE，仅当DEN为低电平时，允许数据经8286进行传送。 DT/R信号用来控制数据传送的方向，接至 8286的引脚T。当DT/R＝1时，CPU向数据总线发送数据，当DT/R＝0时，CPU接收来自系统总线上的数据。 * 所有控制信号都由8086微处理器发出。在数据总线的带负载能力满足使用时，可以不要总线收发器。 * 8086的最大组态可以看成在最小组态基础上构建。除了MN/MX引脚外，主要区别是控制信号线不是由8086给出。而是将8086与最大模式相关的引脚，连接到8288和8289芯片产生控制信号，用于处理多处理器时全局资源的分配和总线控制权的协调问题。在处理器没有占用系统总线时，其裁决器就能阻止其总线控制器8288、数据收发器8286及地址锁存器8282去访问系统总线，即迫使所有的总线驱动器输出端进入高阻状态。 * 由8288总线控制器产生的控制信号DEN，DT/R和ALE的功能与最小组态时由8086送出的DEN，DT/R和ALE的功能是一致的。 * 由8288总线控制器产生的控制信号DEN，DT/R和ALE的功能与最小组态时由8086送出的DEN，DT/R和ALE的功能是一致的。 * 由8288总线控制器产生的控制信号DEN，DT/R和ALE的功能与最小组态时由8086送出的DEN，DT/R和ALE的功能是一致的。 * * 为了更好的掌握8086微处理器的总线周期含义及工作原理，我们首先需要明确几个和周期相关的概念。 * * * * * * * * * * * * * * * * 抓住主要引脚功能，不要死记硬背，注意信号的输入输出方向。 * * 对应数据总线和地址总线的引脚 * 以下引脚对应控制总线 * * * * * * * * * * * * 在8088系统中，SS0引脚用来与DT/R、M/IO一起决定8088芯片当前总线周期的读写操作。 * 上述对应关系，由CPU根据指令类型、操作类型自动关联。附加段ES可用第三章所介绍的段超越方式对应。 * 接口interface，与硬件相关。端口port，与软件相关，两者不同。 * 接口interface，与硬件相关。端口port，与软件相关，两者不同。 * 含有8 KB/16KB的数据和指令混合型高速缓存器(Cache) 。 当微处理器访问存储器时，若所需的指令和数据驻留在Cache中，就称作“命中”。 命中的指令和数据可从Cache中直接取出，不必再从内存中读取。 常用指令和数据在Cache的命中率可以高达90％，即大部分信息都可很快地直接从片内Cache中提供。 若信息在Cache中未命中，微处理器再从内存中去读取指令或数据，如此可以减少系统的等待时间。 2.7.2 80486 CPU的特点 * 集成了增强型80387浮点运算器(FPU) 。 FPU在微处理器芯片内部，提高了浮点部件与其它内部单元的接口效率，且它们之间的通信是同步的。 Cache与FPU之间有两条32位总线，它们可作为一条64位总线使用，一次可完成双精度数据的传送。 采用一种新的系统管理方式(SMM)。 监视微处理器、各种控制器、其它部件的不工作时间。 若不工作时间超过预置值，微处理器就使用系统管理方式，有选择地关掉不工作的子系统。 Intel和Microsoft联合开发的先进功率管理(APM)软件专门用来实现硬件功率管理。 2.7.2 80486 CPU的特点 * 1. 80486内部结构 2. 80486 CPU的特点 3. 80486 CPU主要引脚信号 2.7 80486微处理器 * A2 ~ A31：地址信号。 A20M：地址位20屏蔽。 D0 ~ D31：数据信号。 BE0 ~ BE3：字节允许信号，分别对应D0 ~ D7、D8 ~ D15、D16 ~ D23与D24 ~ D314个字节。 BS8和BS16：8位或16位数据总线宽度控制信号，BS16或BS8有效时，选择16位或8位数据总线。 PD0 ~ PD3：数据奇偶校验。 PCHK：奇偶校验错误。 2.7.3 80486 CPU主要引脚信号 * ADS：地址状态信号。 M/IO：内存或I/O选择。 D/C：数据与代码选择。 W/R：写/读信号。 RDY：非突发数据就绪信号。 BRDY：突发数据准备就绪信号输入。 BLAST：突发结束输出，用来终止高速缓存的行填充或其他多数据周期的传送。 KEN：内部cache允许信号。 2.7.3 80486 CPU主要引脚信号 * PCD：页高速缓存禁止输出信号。PCD＝l时，禁止以页为单位的Cache操作。 PWT：页通写输出，是以页为单位的写操作方式控制信号。PWT＝1表示写操作命中时既要写Cache，也要写内存。 EADS：外部地址