zynq平台学习可编程SoC设计导论重点.ppt

* 带有64个消息的接收消息FIFO。 4个接收滤波器的接收过滤。 带有自动唤醒的休眠模式。 侦听模式。 闭环模式用于诊断应用。 可屏蔽的错误和状态中断。 16位时间戳用于接收消息。 可读的错误计数器。 Zynq-7000系统的功能块构成 --I/O外设 * 可编程波特率生成器。 64字节的接收和发送FIFO。 6，7和8个数据位。 1，1.5或者2个停止位。 奇、偶，空格、标记或者没有奇偶。 UART控制器（两个） Zynq-7000系统的功能块构成 --I/O外设 * 奇偶，帧和溢出错误检测。 换行符生成和检测。 自动呼应、本地环路和远程环路通道模式。 中断产生。 在MIO和EMIO接口的Rx和Tx信号。 在EMIO接口上可用的调制解调器控制信号：CTS、RTS、DSR、DTR、RI和DCD Zynq-7000系统的功能块构成 --I/O外设 * 支持16字节FIFO。 I2C总线规范V2。 可编程的普通和快速总线数据率。 主设备模式 写传输. 读传输. 支持扩展地址. 支持用于慢速处理器服务的HOLD. 支持TO中断标志，避免停止条件. I2C控制器（两个） Zynq-7000系统的功能块构成 --I/O外设 * 从设备模式 从设备发送器. 从设备接收器. 支持扩展的地址. 充分可编程从设备响应地址. 支持HOLD，防止溢出条件. 支持TO中断标志，避免停止条件. 作为中断驱动设备时，软件能轮询状态或者功能。 可编程中断产生。 Zynq-7000系统的功能块构成 --I/O外设 * PS MIO I/O提供了灵活的上电操作。 两个I/O电压组 第0组由引脚0:15构成。 第1组由引脚16:53构成。 支持LVTTL3.3V，LVCMOS 3.3V，LVCMOS 2.5V，LVCMOS1.8V和HSTL1.8V。 PS MIO I/O（54引脚） Zynq-7000系统的功能块构成 --I/O外设 * 可配置逻辑块（Configurable Logic Block，CLB） 6输入查找表（Look-UP Table，LUT）。 LUT内的存储器能力。 寄存器和移位寄存器功能。 级联的加法器。 PL提供了用户可配置能力的丰富结构 Xilinx Zynq平台导论--可编程逻辑PL特性 * 36Kb BRAM 双端口。 最多72位宽度。 可配置为双端口18Kb。 可编程的FIFO逻辑。 内建错误校准电路。 Xilinx Zynq平台导论--可编程逻辑PL特性 * 数字信号处理-DSP48E1切片 25x18二进制补码乘法器/累加器高分辨率（48位）信号处理器。 功耗节省25位预加法器优化对称滤波器应用。 高级特性：可选的流水线，可选的ALU和专用的总线用于级联。 时钟管理 用于低抖动时钟分布的高速缓冲区和布线 频率合成及相位移动 低抖动时钟生成和抖动过滤 Xilinx Zynq平台导论--可编程逻辑PL特性 * 可配置的I/O 高性能SelectIO技术 封装内的高频去耦合电路，用于扩展的信号完整性 数字控制的阻抗DCI能3态用于最低的功耗和高速I/O操作 高范围（High Range，HR）IO支持1.2V到3.3V 高性能（High Performance，HP）IO支持1.2V到1.8V（Z-7030和Z-7045器件） Xilinx Zynq平台导论--可编程逻辑PL特性 * 低功耗的吉比特收发器（Z-7030和Z-7045器件） 高性能收发器最大能够12.5 Gb/s（GTX）。 低功耗模式用于芯片和芯片的连接。 高级发送预和后“加重”，接收器线性（CTLE）和判决反馈均衡（Decision Feedback Equalization，DFE），包含自适应均衡用于额外的余量。 Xilinx Zynq平台导论--可编程逻辑PL特性 * 模拟-数字转换器（XADC） 双12位1MSPS模拟到数字转换器（ADC）。 最多17个灵活的和用户可配置的模拟输入。 片上或者外部参考源选择。 片上温度（±4℃最大误差）和电源供电（±1%最大误差）传感器。 连续的JTAG访问ADC测量。 Xilinx Zynq平台导论--可编程逻辑PL特性 * 用于PCI-E设计的集成接口模块（Z-7030和Z-7045器件） 兼容PCI-E基本规范2.1，有端点和根端口能力。 支持Gen1（2.5Gb/s）和Gen2（5.0 Gb/s）速度。 高级配置选项，高级错误报告（Advanced Error Report，AER）,端到端 CRC（End-to-End CRC，ECRC）高级错误报告和ECRC特性。 Xilinx Zynq平台导论--可编程逻辑PL特性 Zynq-7000 EPP器件使用各