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数字集成电路的电路单元结构 COMS基本单元结构 COMS传输控制结构 CMOS电路单元的时间延迟 MOS晶体管模型 典型尺度参数为： 沟道宽度W、沟道长度L，逻辑面积A； CMOS基本单元结构 CMOS反相器 由一对晶体管连结实现，晶体管由同一输入端控制，表现出互补特性。 CMOS基本单元结构 与非门和或非门 N网络串联为“与”，并联为“或”； P网络与N网络对偶连接。 CMOS基本单元结构 与非门和或非门特点： 每个输入端连接1对晶体管；晶体管总数为输入端数量的2倍； P网络与N网络分别为并联或串联结构，并联或串联的晶体管数量与输入端数量相同。 CMOS基本单元结构 与门和或门： 与门和或门可以通过在与非门和或非门后面级联反相器实现，不属于基本单元。 CMOS基本单元结构 与或非结构（AOI）和或与非结构（OAI） 形成“与-或”2级门整体结构，只有第一级门的实现使用晶体管。 CMOS基本单元结构 CMOS基本单元结构 CMOS基本结构的典型实现方式与表达 任何组合逻辑都可以表达为“与-或”2级结构，这种结构可以采用下述方式实现： CMOS基本单元结构 CMOS传输控制结构 基本单元：传输门（TG）、三态门 采用N晶体管和P晶体管并接构成，两管的栅极接互补控制电平。 组合单元的传输控制 CMOS传输控制结构 异或门：可以采用下列结构实现 组合单元的传输控制 CMOS传输控制结构 数据选择器MUX2： MUX2 的应用：形成各种基本逻辑 CMOS传输控制结构 时序单元的传输控制 CMOS传输控制结构 D锁存器 时序单元的传输控制 CMOS传输控制结构 D触发器： 时序单元的传输控制 CMOS传输控制结构 JK触发器： CMOS单元的时间延迟 MOS晶体管动态模型 单元电路的时间延迟 单元电路的性能优化设计 典型参数为： 导通电阻、栅极电容、漏极电容和源极电容 MOS管的电学参数模型： 电学参数与尺度参数的关系 在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加大； 电路的时间延迟主要是由于随着状态的改变，电路通过导通电阻为相关的电容充电和放电导致的。 若导通电阻为R，连接到输出端上的总电容为C，则延迟时间可以粗略表达为t=RC。 电路的时间延迟 为了简化计算，可以将单元电路的时间延迟分割为输入端延迟的时间和输出端的时间延迟 电路的时间延迟 输入端： 输出端： 性能优化的要点是保持所有逻辑单元的输出电阻一致，上升时间和下降时间能够保持一致，在此情况下，插入一个逻辑单元的延迟时间单纯取决于该逻辑单元的电容。 这一方案可以简化电路性能的设计，同时提高电路的速度。 单元电路的性能优化设计 最小晶体管模型 所有设计尺度都采用版图设计规则所能容许的最小尺度进行设计。 后面分析中均采用最小晶体管参数表征基本单位：对于最小晶体管 沟道宽度W=1，逻辑面积A=1； 导通电阻R=1， 栅极电容Cg=1，漏极电容Cd=3， 例：最小反相器模型 采用最小尺度的N管和P管构成； 输出电阻为1，输入电容为2，输出电容为6，逻辑面积为2。 该器件也称为1X反相器。 单元器件的驱动能力 器件的驱动能力指器件对外输出电流的能力，取决于输出电阻； 输出电阻越小，驱动能力越大； 驱动能力以1X反相器为标准，输出电阻与1X反相器相同的器件称为1X器件； 驱动能力与输入/输出参数的关系 将1X器件的所有晶体管沟道宽度增加为n倍可以使器件驱动能力提高为n倍，这样的器件称为nX器件，在版图上相当于n个1X器件进行并联： 输出电阻为1X的1/n； 输入电容和输出电容1X器件对应值的n倍； 1X单元器件的结构设计特点 确保状态变化时的最大输出电阻与1X反相器相同。 当n个晶体管串联时，可以增加各串联晶体管的宽度以降低输出电阻； 随着宽度增加，相关电容和逻辑面积成比例增加。 典型逻辑器件的优化设计 INV：1 NAND(n)/NOR（n): NAND2：1.875 NAND4：3.625 NAND6：5.375 AOI(2,2):3.5 AOI(3,3): 5.25 延迟时间随器件输入端数量增加而线性增加。 典型器件的延迟时间： （采用最小反相器的延迟时间为单位） 当沟道长度L取最小值时，晶体管逻辑面积与宽度W成正比。 对于NAND（n）/NOR(n）： 逻辑面积 A= n(n+1)/2 随着输入端的增加，逻辑面积按平方关系增加。 典型器件的逻辑面积：