高清晰AD9854中文资料附带51程序详解.docVIP

DDS模块设计 DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是围绕芯片AD9854进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9854的基本特性。 4.2.1 AD9854介绍 图4-2 AD9854功能结构框图 chart4-2 AD9854 function and structure 如图，内部包括一个具有位相位累加器、一个可编程时钟倍频器、一个反滤波器、两个位一个高速模拟比较器以及接口逻辑电路。AD9854 chip encapsulation AD9854有40个程序寄存器，对AD9854的控制就是对这些程序寄存器写数据实现的。 表4-1 AD9854并行接口寄存器功能 Table 4-1 AD9854 parallel interface registers function 并行地址 寄存器功能 默认值 0x00 0x01 相位寄存器#113:8(15,14位无效) 相位寄存器#17:0 0x00 0x00 0x02 0x03 相位寄存器#213:8(15,14位无效) 相位寄存器#27:0 0x00 0x00 0x04 0x05 0x06 0x07 0x08 0x09 频率转换字#147:40 频率转换字#139:32 频率转换字#131:24 频率转换字#123:16 频率转换字#115:8 频率转换字#17:0 0x00 0x00 0x00 0x00 0x00 0x00 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F 频率转换字#147:40 频率转换字#139:32 频率转换字#131:24 频率转换字#123:16 频率转换字#115:8 频率转换字#17:0 0x00 0x00 0x00 0x00 0x00 0x00 0x10 0x11 0x12 0x13 0x14 0x15 三角频率字47:40 三角频率字39:32 三角频率字31:24 三角频率字23:16 三角频率字15:8 三角频率字7:0 0x00 0x00 0x00 0x00 0x00 0x00 0x16 0x17 0x18 0x19 更新时钟计数器31:24 更新时钟计数器23:16 更新时钟计数器15:8 更新时钟计数器7:0 0x00 0x00 0x00 0x40 0x1A 0x1B 0x1C 边沿速率计数器19:16(23,22,21,20不起作用) 边沿速率计数器15:8 边沿速率计数器7:0 0x00 0x00 0x00 0x1D 0x1E 0x1F 0x20 节电控制 时钟倍频控制器 DDS模式控制与累加器清零控制 传输模式，和OSK控制 0x00 0x64 0x20 0x20 0x21 0x22 输出幅度乘法器I11:8(15,14,13,12不起作用) 输出幅度乘法器I7:0 0x00 0x00 0x23 0x24 输出幅度乘法器Q11:8(15,14,13,12不起作用) 输出幅度乘法器Q7:0 0x00 0x00 0x25 输出边沿变化率控制器7:0 0x80 0x26 0x27 QDAC,Q通道D/A输入11:8 QDAC，Q通道D/A输入7:0 0x00 0x00 表4-2 AD9854控制寄存器功能 Table 5-2 AD9854 control registers function 地址 ７ ６ ５ ４ ３ ２ １ ０ 默认值 0x1D N N N 比较器 0 控制DAC I通道DAC 数字部分 0x00 0x1E N PLL范围 PLL低通 倍频 ４位 倍频３位 倍频２位 倍频 １位 倍频０位 0x64 0x1F ACC1清零 ACC２清零 Triangle N 模式位 2 模式位 2 模式位 2 内部更新 0x01 0x20 N 开输出滤波 OSK使能 OSK模式 N N 串行地位字节优先 SDO有效 0x20 通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9854提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号；外部更新需要在外部更新管脚上给与一个高电平脉冲。默认的更新模式为内部更新，可以通过设置控制寄存器0x1F的0位进行修改。 4.4.2 多AD9854应用原理与方法 多路相位可控信号源的设计关键是实现多路DDS模块的相位的同步控制。要实现多路DDS相位同步，只需要在各DDS设置完成相位偏置后，提供一个使各路DDS同步工作的外部更新信号。根据这样的工作原理，以AD9854为例，给