《EDA技术与VerilogHDL》清华第版习题..pptVIP

第1章 EDA技术概述 第2章 Verilog程序结构与数据类型 习 题 第3章 Verilog行为语句 习 题 习 题 习 题 习 题 习 题 习 题 习 题 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 3-19 分别给出图3-27~图3-30的Verilog描述，注意其中的D触发器和锁存器的表述。对于图3-29的电路，分别使用if语句和条件操作语句完成表述。 module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i=6;i=i+1) //for 语句 if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //若超过4 人赞成，则pass=1 else pass=0; end endmodule 习 题 3-10 用循环语句设计一个7人投票表决器。 3-11 Verilog设计一个4位4输入最大数值检测电路。 //Verilog设计一个4位4输入最大数值检测电路 module Maximum_value_detection(Mostlarge,a,b,c,d);//4位4输入最大数值检测电路 output [3:0] Mostlarge; input [3:0] a,b,c,d; wire[3:0]sum1,sum2,sum3; assign sum1=(ab)?a:b; assign sum2=(cd)?c:d; assign Mostlarge=(sum1sum2)?sum1:sum2; endmodule 3-12 利用case语句设计一个加、减、乘、除4功能算术逻辑单元ALU，输入的两个操用数都是4位进制数；输入的操作码是两位二进制数；输出结果是8位二进制数。为了便于记忆和调试，建议把操作码用parameter定义为参数。 module MUX_ ALU (A,B,S,Y); output [7:0] Y; //定义Y为输出信号 input [3:0] A, B; input [1:0] S; parameter add = 2b00, reduce = 2b01, multiply = 2b10, Trad = 2b11; reg [7:0]Y; //定义输出端口信号Y为寄存器型变量 always @(A,B,S ) begin case (S ) 2b00: Y = A+B; 2b01: Y = A-B; 2b10: Y = A*B; 2b11: Y = A/B; default: Y = 8bxxxxxxxx; endcase end endmodule module stimulus; reg [3:0]A,B; reg [1:0]S; wire[7:0] Y; MUX_ALU r1(A,B,S,Y); initial begin A=4b0100;B=4b0010;S=2b00; #10 S=2b01; #10 S=2b10; #10 S=2b11; #10 $finish; //???? end //???? initial $monitor($time, S=%b, A=%b, B=%b,Y=%d,, S, A, B,Y); endmodule 3-12 利用case语句设计一个加、减、乘、除4功能算术逻辑单元ALU，输入的两个操用数都是4位进制数；输入的操作码是两位二进制数；输出结果是8位二进制数。为了便于记忆和调试，建议把操作码用parameter定义为参数。 3-13 在Verilog设计中，给时序电路清零（复