电工电子技术 上册 作者 储克森 29第二十九讲.pptVIP

第三节 集成触发器 能够存储1位二值信号的基本单元电路统称为触发器 触发器必须具备以下两个基本特点： 第一、具有两个能自行保持的稳定状态，用来表示逻 辑状态的0和1； 第二、根据不同的输入信号可以置成1或0状态。 一、RS触发器 1．基本RS触发器 基本RS触发器的逻辑图和 逻辑符号见图7-17。电路由 两个与非门交叉耦合组成。 触发器的状态有以下4种情况： 1）当Sd=1，Rd=0时，触发器处于置0状态（复位 态），Rd称为置0端。 2）当Sd=0，Rd=1时，触发器处于置1状态（置位 态），Sd端称为置1端。 3）当Sd=Rd=1时，即输入端为高电平时不能改变输 出端状态，触发器状态不变。 4）当Sd=Rd=0时，这种状 态是不允许的，必须禁止， 称为禁止输入组合。 基本RS触发器逻辑状态表 见表7-10。 2．同步RS触发器 具有时钟脉冲控制信号的RS触发器称为钟控RS触发 器，又称同步RS触发器。它由四个与非门构成。 图7-18是同步RS触发器逻辑图和逻辑符号 同步RS触发器的逻辑功能见表7-11。 二、JK触发器 两个同步RS触发器通过连接组合成主从型JK触发器， 如图7-19a所示。主从JK触发器状态转换分两步完成： CP上升沿到来时，输入信号存入主触发器并控制主 触发器的输出状态； CP下降沿到来时，从触发器接收主触发器输出状态 的触发而输出0态或1态。 这种工作方式称为下降 沿触发。 主从型JK触发器的逻辑 符号如图7-19b所示。 主从JK触发器的逻辑功能有如下四种： 当J=K=0时，主触发器状态保持不变，因而CP下降沿 到来时，从触发器状态也保持不变，即Qn+1=Qn。 当J=0，K=1时，不论触发器的原态是0还是1，CP作用后，触发器的状态总为0，即Qn+1=0， Qn+1=1 。 当J=1，K=0时，分析与上类似，只不过结果是1， 即Qn+1=1， Qn+1=0 。 当J=K=1时，此时主触发器在CP到达时的状态由反馈 线决定，其新态总与原态相反，即Qn+1=Qn。所以到 J=K=1时，每来一个CP触发器就翻转一次。 根据上述分析可得主从JK触发器逻辑状态表见表7-12 三、D触发器 把J端通过一级非门与K端相连，这样两个输入端合二 为一，如图7-20所示，就构成了只有一个输入端的D触 发器。其逻辑符号如图7-21。 当D=1时，J=1，K=0，时钟脉冲下降沿到来时触发 器状态置1，即Qn+1=1 当D=0时，J=0，K=1，时钟脉冲下降沿到来时触发 器状态置0，即Qn+1=0。 可见，在CP作用后触发器的状态取决于CP作用时D的 值，即Qn+1=D，其逻辑状态表如7-13。 四、T触发器 T触发器是把主从型JK触发器的J、K端连在一起构成 的，如图7-22。图7-23是它的逻辑符号。 当T=1时，每来一次时钟脉冲，触发器状态就翻转 一次，即Qn+1=Qn ； 当T=0时，触发器的状态保持不变，即Qn+1=Qn 。 表7-14为T触发器逻辑状态表。 * * a) 逻辑结构 b) 逻辑符号 图7-17 基本RS触发器 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 表7-10 基本RS触发器逻辑状态表 a）逻辑结构 b）逻辑符号 图7-18 同步RS触发器 表7-11 同步RS触发器逻辑状态表 图7-19 主从型JK触发器 表7-12 JK触发器逻辑状态表 表7-14 T触发器逻辑状态表 图7-23 T触发器 逻辑符号 作业：P161 7-4 *