EDA技术及应用—Verilog HDL版第6章.ppt

6.1 8位加法器的设计 6.2 8位乘法器的设计 6.3 8位除法器的设计 6.4 可调信号发生器的设计 6.5 PWM信号发生器的设计 6.6 数字频率计的设计 6.7 数字秒表的设计 6.8 交通灯信号控制器的设计 6.9 高速PID控制器的设计 6.10 FIR滤波器的设计 6.11 CORDIC算法的应用设计 6.12 闹钟系统的设计 　　1．系统设计思路　　加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。　　并行进位方式设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。 　　并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。　　实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。 2．Verilog HDL源程序1) ?4位二进制并行加法器的源程序adder4b.v//4位二进制并行加法器adder4b.vmodule adder4b(a4, b4, c4, s4, co4); input [3:0] a4, b4; input c4; output [3:0] s4; output co4; assign {co4, s4} = a4 + b4 + c4;endmodule 2) ?8位二进制加法器的源程序adder8b.v//8位二进制并行加法器adder8b.vmodule adder8b(a8, b8, c8, s8, co8); input [7:0] a8, b8; input c8; output [7:0] s8; output co8; wire sc;  adder4b u1(.a4(a8[3:0]), .b4(b8[3:0]), .c4(c8), .s4(s8[3:0]), .co4(sc)); adder4b u2(.a4(a8[7:4]), .b4(b8[7:4]), .c4(sc), .s4(s8[7:4]), .co4(co8));endmodule 　　3．仿真结果验证　 在程序调试和仿真时，要使用自底向上的方法进行，也就是对于含有多个模块的设计，要先从底层模块进行调试和仿真，再进行更高层次模块的调试和仿真，最后进行顶层模块的调试与仿真。图6.2和图6.3分别是使用QuartusⅡ 8.0对adder4b和adder8b进行时序仿真的结果。从仿真结果可以看出，从输入到输出有一个时延，时间大概为几个纳秒。同时要经过一个大概几个纳秒的不稳定状态或过渡过程，系统才达到一个稳定而正确的结果。经过对各组输入与输出数据的分析，确认仿真结果是正确的。 　　4．逻辑综合分析　　图6.4是使用Quartus Ⅱ 8.0进行逻辑综合后adder8b的RTL视图，图6.5是对adder8b的RTL视图中的adder4b进行展开后的视图。图6.6是使用Quartus Ⅱ 8.0对adder8b进行逻辑综合后的资源使用情况。 　　5．硬件逻辑验证　　若使用GW48-CK EDA实验开发系统进行硬件逻辑验证，可选择实验电路结构图NO.1，由5.2节的实验电路结构图NO.1和图6.1确定引脚的锁定。如可取实验电路结构图的PIO3～PIO0接a8[3:0]、PIO7～PIO4接a8[7:4]、PIO11～PIO8接b8[3:0]、PIO15～PIO12接b8[7:4]、PIO49接c8。此加法器的被加数a8和加数b8分别由键2与键1、键4与键3输入，加法器的最低位进位c8由键8输入，计算结果将分别通过PIO23～PIO20、PIO19～PIO16输出，并显示于数码管6(高4位)和数码管5(低4位)，溢出进位由PIO39输出，当有进位时，结果显示于发光管D8。 　　1．系统设计思路　　一般乘法器采用各种不同的设计技巧，综合后的电路亦有不同的执行效能。本节将介绍移位乘法器、定点乘法器及布斯(booth)乘法器的设计。 　　1) ?8位移位乘法器　　不带符号的8位乘法器若采用连加方式，则最差情况需要28-1次方能完成计算；而采用移位式则最多仅需要8次即可完成乘法计算。移位式8位乘法器计算流程如下：　　(1) 输入8位被乘数a及乘数b时，程序会先判断输入值：　　● 若乘数及被乘数有一个为