硬件设计案例晶振设计不规范导致FPGA功能紊乱.docVIP

案例导读 本案例介绍了某单板晶振设计不规范，导致单板FPGA功能紊乱，主要描述了分析过程及解决措施，并提醒开发人员注意。 晶振设计不规范导致FPGA功能紊乱案例 无线装备研究部无线网络装备项目组 王红超 案例描述 生产上反馈XX单板装备测试时，测试了50块单板，其中有五块单板加密解密和压缩解压缩项目测试不过。加密解密和压缩解压缩功能是在单板的FPGA实现的，因此，首先想到的是单板的FPGA是否坏了。 原因分析 更换FPGA芯片之后，测试依然失败。让研发人员加入调试信息，结果发现FPGA功能紊乱，应该调用某个函数的，结果却调用了另外的函数，开始怀疑是字节对齐的问题，但尝试了几次改动，测试结果也都是错误的。开始怀疑是 fgpa设计或硬件时钟的质量有问题。经过实验发现将原来的好板子的时钟芯片与坏板子的时钟芯片对调，发现两个板子都能够正常工作，据此推测，问题很可能是：该时钟芯片输出的时钟不够理想，而单板对时钟信号的瑕疵比较敏感。不同的单板对时钟信号瑕疵的容忍程度不同，所以这个不理想的时钟源在某些板上使用没有问题，而在另一些板上就会产生问题。领了两个新的晶振更换两个坏单板后测试OK。到目前为止可以把问题定位为时钟的问题了。但究竟是时钟什么地方有问题呢？ 经过对照原理图和示波器调试分析发现：单板上40MHz晶振的输出端与后面的FPGA之间没有匹配电阻，没有按晶振应用规范设计，晶振输出波形过冲振铃太大。另由于更换了32.768MHz晶振，单板能正常工作，需设计人员确认选用晶振频率指标是否满足要求。 “不良品”40MHz晶振的输出波形图： 更换32.768MHz晶振后虽然单板能够正常工作，但输出波形也异常： 把时钟信号线割断，加一个33欧匹配电阻，加胶固定电阻，调试OK。 结论和解决方法 单板还存在5V的晶振输出直接驱动供电电压为3.3V的倍频器的情况，一并需要修改。对单板进行改版，把5V的40M晶振改为3.3V的32.768M晶振，并按照晶振设计规范，加一个33欧的匹配电阻。 经验总结、对规范的建议等 晶振应用规范： 1）晶振是温度敏感元器件，安装时应远离发热元器件。 2）为了减小输出波形“过冲”和“振铃”（即反射），可根据需要，在晶振输出端加串联匹配电阻，如33欧。当晶振输出为TTL/CMOS电平时，如果对EMI指标要求非常严格，可以考虑在晶振输出端接入一4.7pF到22pF的小电容平滑时钟的上升和下降沿，用来减小时钟驱动器线路的EMI辐射。此电容的值以不影响系统指标为前提，典型值为10pF。 其中，Rs为串联匹配电阻，在PCB布局，电容C应尽量靠近Rs。 3）晶振能完全安全驱动一路负载；驱动多路负载时要加时钟驱动器； 驱动与被驱动信号的逻辑电平要相匹配。 4）对提供晶振的直流电源必须进行高、低频滤波，推荐使用0.01uF独石电容和10uF的钽电容，电容的位置应非常靠近晶振电源引脚。 5）晶振必须防静电，轻拿轻放。