基于VerilogHDL的DDS相位累加器的一种优化设计.pdfVIP

第17卷 第2期 四 川 轻 化 工 学 院 学 报 Vol.17 No.2 JOURNAL OF SICHUAN INSTITUTE OF 2004年 6月 LI Jun.2004 文章编号：1008-438X（2004）02-0049-05 基于Verilog HDL的DDS相位累加器的一种优化设计 熊兴中，杨平先，吴治隆 （四川理工学院电子与信息工程系，四川自贡 643000） 摘 要：通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析，提出了应 用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，该方案既具有提高速度又 具有节约资源的优点，并且以一个八位相位累加器为例，给出了实验仿真结果。 关键词：Verilog HDL；流水线技术；相位累加器；电子设计自动化 中图分类号：TH911.72 文献标识码：A 引 言 直接数字频率合成技术（DDS，Direct Digital Synthesis）是一种重要频率合成方法，由于 它具有相位连续、频率分辨率高、频率转换速度快等优良性能，所以广泛应用于通信系统、雷达 系统、电视、仪器等，DDS的基本工作原理框图如图1所示。它主要由参考频率源、相位累加器、 函数功能表、D/A转换、低通滤波器等组成。DDS的频率转换速度比起其它频率合成器虽然有其独 特的优势，但在许多电子系统中对速度要求比较高，而在DDS的系统中相位累加器是影响其速度 的关键因素之一，DDS相位累加器的设计目前一般都采用比较流行的电子设计自动化技术（EDA， Electronic Design Automation）,它的应用使电子系统设计具有了更大的灵活性，用户可根据自 己的需要，利用硬件描述语言设计出符合自己要求的电路，但如何在有限的芯片资源下提高相位 累加器的速度也就成为设计的关键。本文通过对基于Verilog HDL的DDS相位累加器的传统设计 方法的对比分析，提出了利用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案， 从而达到既提高速度又节约资源的目的，该方法在基于VLSI的各种设计中具有一定的参考价值。 参考频率源 控 相 位 累 函 数 功 D/A 低 通 滤 输 制 加 器 能 表 转换 波 器 出 字 图1 DDS原理框图 1 相位累加器基本工作原理 相位累加器由加法器和寄存器构成，如图 2所示。加法器完成加法，寄存器将加法器的结果 加以保存作为下一次相加用，周而复始直到加法器出现溢出，如图 3、4、5中的sum所示，相位 累加器的速度主要由加法器决定，要改善相位累加器速度就从加法器入手。加法器的设计主要有 三种方法：串行加法器、并行加法器、流水线加法器，其中串行加法器结构简单，但速度较 收稿日期：2004-02-19 作者简介：熊兴中（1971-），男，四川邻水人，讲师，主要从事信号与信息处理，EDA技术研究。 50 四 川 轻 化 工 学 院 学 报 2004年6月 慢；并行加法器虽速度较快，但受 CPLD/FPGA的资源限制；所以流水线加法器在改善速度方面就 是首选。由于相位累加器由加法器和寄存器构成，在设计时有两种途径可选，一种是先设计加法 器和寄存器然后再组成相位累加器，另一种是利用Verilog HDL自身的优势将加法器和寄存器结 合在一起进行设计,二者在速度和资源利用方面各有优势。 2 流水线技术 流水线技术在数字信号处理中有着广泛的应用，它是将一个算术操作分解成一些基本操作以 达到提高速度的一种技术。例如，在进行多位数的加法运算时，流水线技术是将一次完成的加法 分成多步来完成，每一步的结果用寄存器锁存，尽管单个运算需多个时钟周期才能完成，