实验二 组合逻辑电路设计.docVIP

实验五 组合逻辑电路设计 （此项实验为设计性实验） 设计性综合实验要求： 1．根据设计任务要求，从单元电路的设计开始选择设计方案。根据设计要求和已知条件，计算出元件参数，并选择合适的元件，最后画出总电路图。 2．通过安装调试，实现设计中要求的全部功能。 3．写出完整的设计性综合实验报告，包括调试中出现异常现象的分析和讨论。 一、实验目的 1. 掌握组合逻辑电路的设计方法。 2. 能够熟练的、合理的选用集成电路器件。 3．提高电路布局、布线及检查和排除故障的能力。 4．培养书写设计性综合实验报告的能力。 二、设计任务与要求 1．设计一个一位半加器和全加器。 2．设计一个对两个两位无符号的二进制数M、NMN的电路）。 3．对所设计电路进行连接、验证，并写出结果。 三、实验原理及参考电路 组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。组合逻辑电路设计的一般步骤如图5-1所示。 图5－1 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量，并列出真值表，然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后用实验来验证设计的正确性。 1.组合逻辑电路的设计过程 用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。 设计步骤： a.根据题意列出真值表如表5-1所示，再填入卡诺图表5-2中。 b.由卡诺图得出逻辑表达式，并简化成“与非”的形式 Y＝ABC＋BCD＋ACD＋ABD＝ 1 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1 DA BC 00 01 11 10 00 01 1 11 1 1 1 10 1 表5－2 d.用实验验证逻辑功能 在实验装置适当位置选定三个14P插座，按照集成块定位标记插好所选集成块。 按图5-2接线，输入端A、B、C、DA、BS是相加的和，CO是向高位的进位。两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位。将两个对应位的加数和来自低位的进位3个数相加，这种运算称为全加，所用的电路称为全加器。即每一位全加器有3个输入端：A、B、CI(低位向本位的进位)，2个输出端：S和CO(向高位的进位)。 4．比较器 比较两个多位数的大小时，可分两步进行：①比较高位，大者则大；②高位相等时，比较低位，大者则大。设两位数分别为M =，N =，则。 A1B1的判断为一位数值比较，此时，A1=1，B1=0，所以，同理，而，最后得到：，化简后实现电路。 三、实验设备与器件 1. ＋5V直流电源 2.逻辑电平开关 3. 逻辑电平显示器 4.直流数字电压表 5.各种型号集成门电路 四、实验内容 1. 一位半加器 设计电路并连线验证，要求画出逻辑图，并测试其结果。 如果不考虑来自低位的进位，将两个二进制数相加，称为半加。实现半加运算的电路叫做半加器。按图2-3所示的半加器电路连线，其中、是两个加数，分别接逻辑电平输出插孔，是相加的和，是向高位的进位，分别接逻辑电平显示输入插孔，测试半加器逻辑状态，并记入表2-3中。逻辑表达式为： 输 入 输 出 Ai Bi Si Ci 2. 一位全加器 设计电路并连线验证，要求画出逻辑图，并测试其结果。 两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位。将两个对应位的加数和来自低位的进位3个数相加，这种运算称为全加，所用的电路称为全加器。即每一位全加器有3个输入端： (被加数)、 (加数)、 (低位向本位的进位)，2个输出端： (和)和 (向高位的进位)。其逻辑表达式为： 按图5-4连接电路，将、、接逻辑电平输出插孔，、接逻辑电平显示输入插孔，测试全加器逻辑状态，并记入表5-4中。 输 入 输 出 Ai Bi Ci-1 Si Ci 3. 比较器 按设计电路连线