第十八章 半导体存储器和可编程逻辑器件.ppt

CPLD FPGA 集成规模 小（最大数万门） 大（最高达百万门） 单元粒度 大（PAL结构） 小（PROM结构） 互连方式 集总总线 分段总线、长线、专用互连 编程工艺 EPROM、EEROM、Flash SRAM 编程类型 ROM型 RAM型，须与存储器连用 3.器件规模 ALTERA FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 　STRATIX系列：EP1系列 EP1S30、EP1S120 CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30 CPLD： XC9500系列：XC95108、XC95256 XILINX 4．FPGA/CPLD生产商 LATTICE VANTIS （AMD） ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其它PLD公司： ACTEL公司： ACT1/2/3、40MX ATMEL公司：ATF1500AS系列、40MX CYPRESS公司： QUIKLOGIC公司： CPLD： SO MUCH IC！ FPGA CPLD ４．FPGA/CPLD生产商 5.可编程逻辑器件结构示意图 输入/输出单元 互连资源 逻辑块 18.2.3 复杂可编程逻辑器件（CPLD）的结构和基本原理 现在一般把所有超过某一集成度（如1000门以上）的PLD器件都称为CPLD。 CPLD由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并增加了I/O控制模块的数量和功能。可以把CPLD的基本结构看成由可编程逻辑阵列（LAB）、可编程I/O控制模块和可编程内部连线（PIA）等三部分组成。 LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB LAB I/O控制模块 P I A MAX7123的结构 一、 复杂可编程逻辑器件（CPLD）的结构 1．可编程逻辑阵列（LAB） 可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成， LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。 宏单元结构图 CPLD中与、或门的表示方法 A B C D P ( 乘积项 ) A C D P = A · C · D A B C D F （ 或项 ） F = A + B + D A B D （1）乘积项共享结构 在CPLD的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。 EPM7128E乘积项扩展和并联扩展项的结构图 （2）多触发器结构 早期可编程器件的每个输出宏单元（OLMC）只有一个触发器，而CPLD的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。 （3）异步时钟 早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。 2．可编程I/O单元（IOC） CPLD的I/O单元（Input/Output Cell，IOC），是内部信号到I/O引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。 3．可