第五章 可编程逻辑器件.ppt

逻辑器件分类－引言 通用片：器件功能是厂家确定的（74、4000系列） 用户片：按用户要求设计的VLSI(ASIC) Very Large Scale Integrated Circuits 超大规模集成电路 ASIC(Application Specific Intergrated Circuits) 专用集成电路 PLD：可编程逻辑器件。 SPLD:Simple Programmable Logic Device PROM PLA PAL GAL(Generic Array Logic) CPLD: Complex Programmable Logic Device（复杂可编程逻辑器件） FPGA: Field Programmable Gate Array（现场可编程门阵列） 通用片 （中小规模集成电路） 7400 7404 7483 7485 74148 74138 74151 74161 74374 PLD的基本概念 可编程逻辑阵列 与阵列 或阵列 可编程连接技术 PLD的类型 简单可编程逻辑器件SPLD PROM PLA PAL GAL(Generic Array Logic) 复杂可编程逻辑器件CPLD FPGA 只读存储器 ROM (Read Only Memory) 固定式ROM的存储元 行选线与MOS管栅极连接，MOS管导通，列线上为高电平，存1。 行选线与MOS管栅极不连接，MOS管截止，列线上为低电平，存0。 PLD：可编程阵列 PLD是用可编程阵列组成的。 可编程阵列本质上是行、列导线组成的导电网格。 在网格的交叉点上，通过熔断金属丝等连接技术来实现逻辑1或逻辑0。 可编程阵列分类：与阵列和或阵列 与阵列 与阵列实现三变量的与或表达式 或阵列 PROM EPROM和E2PROM的比较 CPLD的结构框图 CPLD：可编程的互连总线连接的SPLD。 三大FPGA提供商 现场可编程门阵列FPGA FPGA的基本结构 可组态逻辑块CLB SRAM为基础的FPGA 比较FPGA和CPLD 复杂度：FPGA比CPLD复杂。 体系结构： FPGA包括: 逻辑块CLB 可编程互连总线 I/O输入输出块 CPLD包括: SPLD 可编程的互连总线 比较FPGA和CPLD PLD适合于设计复杂的组合逻辑(如：译码器) 。 CPLD分解组合逻辑的功能很强。 一个宏单元就可以分解十几个甚至20－30多个组合逻辑输入。 FPGA的一个LUT只能处理4输入的组合逻辑。 FPGA适合于设计复杂的时序逻辑。 FPGA芯片中包含的LUT（Look-Up Table）和触发器，数量非常多。 比较FPGA和CPLD PLD拥有上电即可工作的特性。 大部分FPGA需要一个加载过程。 所以，如果系统要可编程逻辑器件上电就要工作，那么就应该选择PLD。 查找表（Look-Up-Table) LUT本质是RAM。FPGA中多使用4输入的LUT，LUT可看成4位地址线的16x1的RAM。 用户通过原理图/HDL语言描述了逻辑电路后，PLD/FPGA开发软件会自动穷举逻辑电路的所有结果，并把结果事先写入RAM。 输入信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 4输入与门的LUT实例 FPGA的基本结构框图 基本可组态CLB CLB处在行列可编程的互连总线之内。 互连总线用来连接这些CLB。 CLB的结构组成： 逻辑模块 本地可编程互连总线 CLB的内部结构 CLB包含若干个较小的逻辑模块（Logic Module） 一个逻辑模块可以实现组合逻辑，也可以实现时序逻辑。 可组态逻辑块CLB FPGA中一个逻辑模块的框图 LUT编成后用作SOP表达式输出 设计流程图 设计输入 文本输入 用硬件描述语言（VHDL）完成，通用性好。 原理图输入 可视化逻辑元件拖放、连接，直观简单，难以适应大规模的电路设计。 太过复杂的逻辑电路可以分段输入 分层指示法 分而治之：divide and conquer strategy 设计输入的实例：原理图 vs 文本 ? 逻辑分段与结合的例子 功能仿真 (全加器) 时序仿真 时序仿真的目的： 确保电路以设计频率工作 没有传输延迟或其他影响全局操作的时序问题。 时序模拟=功能模拟+目标器件的延迟 延迟包括门延迟和线延迟 时序仿真的实例 (反相器) 器件下载 产生二进制码表示的位流后，发送到目标器件进行自动配置。 下载完成后，设计已放置在目标器件上，并且可以在电路上进行测试。 结构控制字（82位） 32位乘积项禁止 4位 XOR(n) 1位 AC0 8位 AC1(n) 1位 SYN 4位 XOR(n） 32