加法器、比较器.ppt

《数字电子技术基础》（第五版）清华大学自动化系阎石 王红 第四章 组合逻辑电路 4.3.4 加法器 一、1位加法器 2. 全加器：将两个1位二进制数及来自低位 的进位相加 (用与门和或门实现全加器） 用与非门实现全加器 二、多位加法器 串行进位加法器:优点：简单 缺点：慢 例1：将8421 BCD的码转换为余3码 《数字电子技术基础》（第五版）清华大学自动化系阎石 王红 第四章 组合逻辑电路 4.3.5 数值比较器 二、多位数值比较器 原理：从高位比起，只有高位相等，才比较下一位。 集成电路CC14585 实现4位二进制数的比较 例2、用CC14585构成两个8位二进制数的大小比较器 《数字电子技术基础》（第五版）清华大学自动化系阎石 王红 第四章 组合逻辑电路 4.3.5 组合逻辑电路中的竞争与现象 4.4 组合逻辑电路中的竞争-冒险现象 4.4.1 竞争-冒险现象及成因 1、什么是“竞争”:两个输入“同时向相反的逻辑电平变化”，称存在“竞争” 2、因“竞争”而可能在输出产生尖峰脉冲的现象，称为“竞争-冒险”。 3、产生竞争冒险的原因：主要是门电路的延迟时间产生的。 4.4.2 消除竞争-冒险现象的方法 一、接入滤波电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。 二、引入选通脉冲，取选通脉冲作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰。 三、修改逻辑设计 1、公式法消除竞争冒险 例： 74LS85构成的并联扩展电路 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　 作业： P214 题4.28、4.29 一、竞争-冒险现象及成因 二 、 消除竞争-冒险现象的方法 * 一 、 半加器和全加器 二 、串行进位加法器、超前进位加法器 三、 加法器的应用 本节小结 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 CO S B A 输 出 输 入 1. 半加器，不考虑来自低位的进位，将两个1位的二进制数相加 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输 出 输 入 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输 出 输 入 用与或非门实现全加器 先求Si和Ci。为此，合并值为0的最小项。 再取反得： 74LS183 内部逻辑图 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 0 1 1 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 1 1 1 0 0 1 0 1 0 1 1 1 1 0 1 0 0 1 0 1 1 0 0 0 0 1 1 0 1 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 1 1 0 0 0 0 0 0 Y0 Y1 Y2 Y3 A B C D 输出 输 入 三 加法器的应用 例2、二-十进制加法器 修正条件 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B运算。 例3 二进制并行加法/减法器 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的