计算机组成实验培训 - 副本.pdfVIP

浙江大学计算机学院系统实验室 第一期面向计算机系统设计能力的系列教学 暨计算机组成及实验教学 暑期研修班讲义 浙江大学 2012.08.20-23 计算机系统核心实验 面向计算机系统设计能力的系列教学- 暨计算机组成及实验教学讲义 实验列表 Lab 1: FPGA 逻辑设计入门：多路数据选择器的设计与实现 Lab 2: 7 段译码器的设计与实现 Lab 3: ALU 设计与实现 Lab 4: Register Files 的设计与实现 Lab 5: 指令存储器与取指设计与实现 Lab 6: 汇编程序设计与MIPS 教学系统模拟器使用 Lab 7: R 型指令扩展设计实现 Lab 8: R-I 型指令扩展与数据存储器访问设计与实现 Lab 9: R-I-J 型指令扩展设计与实现 Lab 10: 扩展CPU 指令设计与实现 Lab 11: 基本 IO 设计与实现 Lab 12: 计数/定时器接口设计与实现 Lab 13: 中断及应用设计与实现 2 / 106 面向计算机系统设计能力的系列教学- 暨计算机组成及实验教学讲义 Lab1: FPGA 逻辑设计入门： 多路数据选择器的设计与实现 基于 SPARTAN-6 XC6SLX16 开发板 3 / 106 面向计算机系统设计能力的系列教学- 暨计算机组成及实验教学讲义 Lab 1: FPGA 逻辑设计入门：多路数据选择器的设计与实现 实验内容 这个实验将指导你通过使用ISE 软件进行多路数据选择器的设计与实现。多路数据选择器是现 代RISC CPU 内部数据通用选择的重要部件。另一种结构是基于总线的数据通路。 实验目标 1. 使用ISE 软件设计并仿真。 2. 学会程序下载。 3. 掌握数据选择器的工作原理和逻辑功能。 4. 掌握if-then 及switch/case 语句的硬件电路。 5. 了解计算机条件指令的实现。 实验步骤 1. 建立新工程 2. 设计代码与输入 3. 代码综合 4. 软件仿真 5. 硬件约束与实现 6. 生成流代码与下载 实验原理 1. ISE 软件是一个支持数字系统设计的开发平台。 2. 用ISE 软件进行设计开发时要基于相应器件型号。 3. 注意：软件设计时选择的器件型号要与实际下载板上的器件型号相同。 4. 图1-1 所示电路是32 位二选一的逻辑框图。本实验采用Verilog 语言进行描述，并通过时 序波形仿真和下载到FPGA验证。 数据选择器是计算机逻辑电路设计中最重要的基本逻辑电路之一，也是基于数据选择通路的 CPU 的重要部件。在Verilog 硬件描述语言中可以用if…else 或case 语句来生成一个数据选择器。 图1-1 32 位二选一的逻辑框图 4 / 106 面向计算机系统设计能力的系列教学- 暨计算机组成及实验教学讲义 Step 1 新建工程 双击桌面上“Xilinx ISE 12.4 ”图标，启动ISE 软件(也可从开始菜单启动)。每次打开ISE 都会 默认恢复到最近使用过的工程界面。当第一次使用时，由于还没有历史工程记录，所以工程管理区 显示空白。选择File New Project 选项，弹出新建工程引导界面。在对话框中输入工程名称 Top_Simple_CPU_App，并指定工程路径OR