EDA课程设计-3-8译码器.docVIP

第一章 绪论 1.1 EDA技术介绍 EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。基于可编程逻辑器件的数字系统EDA技术可以简单概括为以大规模可编程逻辑器件为设计载体，通过硬件描述语言输入给相应开发软件，经过编译和仿真，最终下载到设计载体中，从而实现系统电路。 在数字系统中，能将二进制代码翻译成所表示信息的电路称为译码器。译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。而常用的译码器有二进制译码器，二—十进制译码器和显示译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 本次课程设计的题目为3-8译码器。要求用掌握3-8译码器的构成、原理与设计方法；熟悉quartus60软件的使用方法；能用VHDL语言设计3-8译码器电路；并仿真出3—8译码器的功能。 第二章 3—8译码器 2.1 3—8译码器介绍 译码器属于组合逻辑电路，它的逻辑功能是将二进制代码按其编码时的原意译成对应的输出高、底电平信号，又叫解码器。在数字电子技术中，它具有非常重要的地位，应用也很广泛。它除了常为其它集成电路产生片选信号之外，还可以作为数据分配器、函数发生器用，而且在组合逻辑电路设计中它可替代繁多的逻辑门，简化设计电路。这次我们运用的3 线－8 线译码器就是一个典型例子。 38译码器为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其主要电特性的典型值如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。 3—8译码器内部结构图如图2-1，其工作原理是当一个选通端（）为高电平，另两个选通端（()和()）为低电平时，可将地址端（、、）的二进制编码在一个对应的输出端以低电平译出。 图2-1 3—8译码器内部电路图 3—8译码器的真值表，如图2-2所示 图2-2 3—8译码器真值表图 无论从内部结构图还是真值表图我们都可以看到3-8译码器的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。当附加控制门的输出为高电平（S＝1）时，可由图2-3逻辑图得出。 图2-3 逻辑图 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。3-8译码器有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表1所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。 第三章 程序设计及软件应用 3.1 软件安装 quartus的安装还是比较简便的，但是还是需要注意几点。 图3-1 程序开始 一直选择“next”，进行下一步，一直到如3-2所示。 图3-2 程序安装界面 如果C盘空间充足的话，这个路径默认就好了，如果不足的话，可以选择自己想要的路径。这里有一点补充说明，所有的路径必须是以英语字符或是下划线，不允许是出现数字和空格。决定完路径之后，继续“next”。 图3-3 程序安装界面 选择默认选择，并继续“next”。然后进行安装。 图3-4 程序安装完成界面 3.2 程序设计 本次课程设计，是通过quartus软件进行3—8译码器的仿真实验。在quartus中，我们运用的是VHD