基于FPGA的高性能全数字锁相环设计与实现.pdfVIP

Il茑设 一 J应 基于FPGA的高性能全数字 锁相环设计与实现 一 刘欢，李兴明 (电子科技大学 四J】I成都 610000) 摘 要：本文提出了一种适用范围广泛的全数字锁相环 (ADPLL)实现方法 ，在锁相环输入频率未知的情况下。实现锁相锁频功能。 本文从全数字锁相环的基本实现方式入手 ，进行改进 ，并使用VHDL语言建模，使用FPGA进行验证。 关键 词 ：全数字锁相环 (ADPLL)；鉴相 (PD)；伪随机序列 (LFSR) FPGA一1)asedhigh—performanceall—dijtalphase—lockedloopdesign LiuHuan，Xingm in~Li fITESl、(’，Ch(ll 1)u61I)000 ．SiChllan．Chilla) Abstra ‘·t： F11isf]Ipcidi~；cussed }]L)w Io i[11pIcmcnltillA 1)Pl1 Whm1ii’l’cleI：Cl1cc ¨IeclLICI1cVLII1k(1wf1_F?irslIv thih I]II)cr_decribc the iI]l1)]Clll~lllIIllL111olI10111IiilAdplI．I11(1thetichangeNOIIlCpalloliI．itnd lhcnbasedOl】FtGA uniI1 V }II)I Ic lIhcdesign Key ords _¨il)f’1．1 P1) IASR 1、引言 相器 (PD)，鉴频器 (FD)(准精度计数器 +除法器 )， 锁相环是一个能自动跟踪输入信号相位的闭环 自动控制 滤波器 (K模计数器 )，数控振荡器 (DCO)，N计数器 (N分 系统 ，其基本组成包括：鉴频 ／鉴相器 ，环路滤波器 ，压控振 频器 )。 荡器以及分频器，这几个部分一起构成一个负反馈环路 ，实 其中，idcfk为系统高频时钟 ，Fr为输入时钟，Fout 现被锁信号和参考信号的相位同步。 为反馈时钟，Up／Down为相差信号，inc／dec为加减脉冲， 锁相环应用领域十分广泛，而随着集成 电路发展 ，全数 enable为dco输出~0,--分频信号，num为准精度频率检测计 字的锁相环在通信系统中也被广泛应用。随着集成电路的发 数输出，N由快速除法器输出。 展，锁相环功能被集成在 电路芯片内，可以直接配置调用，许 锁相环实现过程：输入时钟Fr和环路反馈信号Fout输入 多FPGA可以直接调用IP，生成非常合适芯片构造的锁相环， 鉴相器，进行相位比较 ，当Fr相位滞后 ／超前，则鉴相器输出 但是对于输入 (被锁 )频率未知的情况并不适用。 up／down的信号，脉宽为信号Fr和Fout的信号相位差。Up／ 基于此，本文设计了一种适合于锁定未知频率的锁相环。 Down信号输入计数器进行计数 ，在 idclk的驱动下，当计 重点分析并实现鉴频模块电路 ，并且分析了ADPLL中LFSR 数器计数到设定模值时，输出inc／dec脉冲，这里的计数器 计数器的使用和鉴相器的改进。由于设计的合理性，降低了 使用伪随机