PC计算机测控技术及应用 教学课件 作者 李世平 第1－4章 第3章.pptVIP

　　图3－39中N表示量化噪声功率谱密度，并假设具有白噪声特性。设Q为量化噪声谱的平均电平，x(f)、y1(f)分别为x(t)、 y1(t)的频谱，则 由此得 上式中第一部分代表有用信号， 第二部分代表量化噪声。 显然，当f=0时，y1(f)＝x(f)，即为无噪声信号，随着频率增高， 有用信号减小，而噪声增大；当f→∞时，有用信号趋于零， 完全变为噪声。 　　上述分析表明，Σ－Δ调制器对量化噪声进行了“成型滤波”，即对信号表现为低通滤波，对噪声表现为高通滤波， 这样可以大大地减小A/D转换器中低频带的量化噪声， 而高频段的噪声则可以通过随后的数字低通滤波器滤除掉， 从而提高量化信噪比。  　　有了上述理论分析的基础，Σ－ΔA/D转换器的总体结构可用图3－40表示，图中fb为信号最高频率。 图 3－40　Σ－ΔA/D转换器的总体结构 　（5） 数字抽取滤波（Digital Decimation Filtering）。 数字抽取滤波具有数字抽取（重采样）和低通滤波的双重功能， 它具有三个作用：  ① 低通滤波，将经噪声成形滤波后的Σ－Δ调制器输出噪声减至最小。  ② 滤除二次采样的奈奎斯特频率以上的频率分量，以防止由于数字抽取产生的混叠失真。  　③ 进行抽取和滤波运算，减小数据率，并将1位数字信号转换为高位数字信号。 　　在以上作用中，有些是同时完成的。对于第一次采样， 由于fs1fb，因此允许fs1～fb之间的频率分量存在，而不会因混叠失真影响0～ fb的有用频带。 例如,若fs1=2 MHz，fb =250 Hz，那么1 MHz频率分量产生的混叠都不会落入0～250 Hz之间。  　Σ－ΔA/D中的低通滤波器，一般采用具有线性相位特性的有限脉冲响应(FIR)数字滤波器。为了保证幅值性能，滤波器的级数都多达数百节，且滤波器系数的字长也在24位以上。 　　滤波过程实际上是进行下述运算。设滤波器的单位脉冲响应为h(n),n=0,1,…,(N-1)， 则有 (3－9) 式中，N为滤波器的级数，M等于抽取比(即M=R=fs1/fs)，由于y1(n)的取值实际上仅有0或1， 所以上式实际为累加运算。 由上式可以看出：Σ－ΔA/D的输出y(n)就变成了高位低抽样率的数字信号，从而实现了高分辨率的A/D转换，转换的位数实际上是由数字滤波器系数的有限字长来保证。  　　上述滤波过程可采用专用的数字集成芯片或DSP芯片来完成。 　（3) ADC输入箝位和保护电路。大多数ADC都允许输入超过量程的50%不损坏其输入电路，过压不允许超过其电源电压。 但对于单极性负输入范围的闪烁式ADC，这个结论除外。因此要求对ADC的输入信号箝位，限制其超量程值，尤其是在经常出现严重超量程的情况下。箝位不仅保护内部ADC输入电路免受损坏， 而且会降低过压恢复时间。  　许多闪烁式ADC都设计成-5.2 V单电源工作，而且负输入电压范围为0～-2 V。如果输入正电压，衬底硅二极管开始导电。如果正向电流超过几毫安，会造成闪烁式ADC永久性损坏。为了防止这种现象，可在ADC输入端接两只肖特基二极管组成保护电路。 　　(4) 关于ADC基准电压源。许多ADC都有内部电压基准， 也有的ADC没有。对于带有内部电压基准的ADC，又常常给出基准引脚，便于用户使用性能更稳定、噪声更低的外部电压基准。 虽然内部基准不是非常准确，但利用内部电压基准已经将ADC调整到很高的精度。在这种情况下，准确的外部基准实际上会降低该ADC的直流精度。 　(5) ADC输出数据的捕获。在高速ADC应用中， 为了进一步处理数据，必须将ADC的输出数据下载到缓冲存储器。为了避免使用价格昂贵的高速、大功率存储器，可使用分用器来降低数据输出速率。 这样便允许使用低价格的CMOS存储器来存储大量数据。有些高速闪烁式ADC内部也提供分用器， 以便于满足缓冲存储器接口的要求。 　　(6) ADC采样时钟。高速A/D器件对时钟的要求比较严格。 除了要求环境比较“干净”外，占空比要求也比较严格。通常占空比以50%最好， 允许10%左右的改变，更大的占空比变化是不可取的。高速A/D要求时钟源稳定，相位噪声小，边沿干净。 因为时钟上的振荡会产生附加的转换噪声。 　　4. 高速ADC的输入考虑 (1) ADC输入级结构及其输入瞬态电流。根据ADC的制造工艺，其输入级结构有两大类。一类是用CMOS工艺制造的ADC， 通常将采样保持电容器直接接到模拟输入端，因此会产生瞬态电流脉冲。如果外接驱动运算放大器的建立时间不够快，这种瞬态电流会严重降低性能。另一类是用双极工艺制造的ADC， 可为驱动运算放大器提供一个良好的负载，其瞬态电流