VerilogHDL第九讲 QuartuII使用介绍.pptVIP

第九讲 QuartusII 使用介绍 本节通过一个模15减法计数器的设计和仿真，介绍QuartusII文本设计的基本流程。 9.1 创建工程文件 在进行设计前，首先应建立工作目录，每个设计都是一项工程（Project）,一般都单独建一个工作目录。在此设立的工作目录为：E：\Verilog\count。 启动QuartusII，进入QuartusII设计界面。 9.1.1 输入源程序 9.1.2 创建工程 9.2 编译 9.2.1 编译前设置 9.2.2 编译 9.3 仿真 QuartusII 支持功能仿真和时序仿真，功能仿真只检验设计项目的逻辑功能，时序仿真则将延时信息也考虑在内。QuartusII允许对整个设计项目进行仿真测试，也可以只对该项目中的某个子模块进行仿真，其方法是选择菜单Assignment---Wizard---Simulator Settings Wizard,在设置过程中指定仿真对象（Simulator Focus）,并指定该对象的仿真类型、矢量激励源等。矢量激励源可以是矢量波形文件.vwf(Vector Waveform File)、文本矢量文件.vec(Vector File)、矢量输出文件（.tbl）或功率输入文件（.pwf）等。 下面是以矢量波形文件（.vwf）作为激励源进行仿真的步骤。 9.4 ModelSim 功能仿真 ModelSim 功能仿真过程可按下面的步骤进行。 9.4.2 建立仿真工程项目 9.4.3 编译仿真文件 9.4.4 装载仿真模块和仿真库 9.4.5 执行仿真 * * 选择菜单“File”——“New”，在弹出的“New”对话框的“DeviceDesign File”页面中选择源文件的类型，这里选择“Verilog HDL File”类型。然后就可以在文本编辑窗口中输入如下所示的Verilog HDL源程序了。 例：模15减法计数器 module count15(out,cout,reset,clk); output[3:0] out; reg[3:0] out; output cout; input clk,reset; always@(posedge clk) begin if(reset) out=0; else begin if(out==o) out=14; else out=out-1; end end assign cout=((out==4’d14))?1:0; endmodule 完成输入后，选择“File”---“Save As”，将源文件存在于已创建的文件夹E：\Verilog\count中，文件名应与模块名一致（count15.v）。 这里利用“New Project Wizard”建立设计工程。 1) 启动“New Project Wizard” 选择菜单“File”---“New Project Wizard”。单击弹出的对话框最上一栏右侧的按钮“。。。”，找到文件夹E：\Verilog\count,作为当前的工作目录。第二栏的“count15”是当前工程的名字；第三栏顶层文件实体名也命名为count15。 2) 将设计文件加入工程中 单击“Next”按钮，弹出“Add File”对话框，单击“Add All”按钮，将有关设计文件加入到前工程中。在本工程中，只需将源文件count15.v加入即可。 3） 选择综合器和仿真器 继续单击“Next”按钮，则单出选择仿真器和综合器 的对话框，如果选择默认的“None”，则表示选择QuartusII自带的综合器和仿真器。 4） 选择目标器件 继续单击“Next”按钮，出现选择目标器件的窗口，在此栏下选“Yes”，表示要选择一个具体的目标器件。再单击“Next”按钮，选择器件“EP1C3T100C6”。 5） 结束设置 单击“Next”按钮，出现当前工程设置信息显示窗口，对前面设置情况做了汇总。单击Finish按钮，即完成了当前工程的创建。 首先可选择或更换目标器件，在前面利用“New Project Wizard”建立设计工程时已经选定了目标器件，如果前面没有选定或想更换的话，可选择Assignments----Settings项，利用弹出的对话框中Compiler Settings选项下的Device来选择器件。选择好器件