EDA第5章_Quartus II应用向导.pptVIP

引脚锁定完成 必须再编译一次（启动Start Compilation）一次，才能将引脚锁定信息编译进编程下载文件中。 此后就可以准备将编译好的SOF文件下再到实验系统的FPGA中去了。 图5-25 选择编程下载文 5.2.2 配置文件下载—Tool/Programmer 5.2 引脚设置和下载 选择JTAG（默认）或Passive Serial 单击Add File按钮，手动选择配置文件CNT10.sof 设置编程器—单击Hardware Setup按钮，在弹出的对话框中，选择Hardware Settings页，单击Add Hardware…项，选择ByteBlasterMV. 图5-28 ByteBlasterII编程下载窗 5.2.2 配置文件下载 5.2 引脚设置和下载 图5-29 ByteBlaster?II接口AS模式编程窗口 5.2.3 AS模式编程配置器件 若采用AS模式，须选中右边三项 5.4 原理图输入设计方法 5.4.1 设计流程 1. 为本项工程设计建立文件夹 假设本项设计的文件夹取名为adder， 路径为：d:\adder。 图5-42 元件输入对话框 5.4 原理图输入设计方法 2. 输入设计项目和存盘 图5-43 将所需元件全部调入原理图编辑窗并连接好 5.4 原理图输入设计方法 3. 将设计项目设置成可调用的元件 图5-44 连接好的全加器原理图f_adder.bdf 5.4 原理图输入设计方法 4. 设计全加器顶层文件 图5-45 f_adder.bdf工程设置窗 5.4 原理图输入设计方法 5. 将设计项目设置成工程和时序仿真 图5-46 加入本工程所有文件 5.4 原理图输入设计方法 5. 将设计项目设置成工程和时序仿真 图5-47 全加器工程f_adder的仿真波形 5.4 原理图输入设计方法 5. 将设计项目设置成工程和时序仿真 第 5 章 QuartusII 应用向导 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件 注意： 文件夹名不能用中文，且不可带空格。 如D:\CNT10B 为设计文件新建一个文件夹作工作库 文件夹名取为CNT10B注意:不可用中文！ 5.1 基本设计流程 图5-1 选择编辑文件的语言类型，键入源程序并存盘 5.1 基本设计流程 图5-2 利用“New Project Wizard”创建工程cnt10 5.1.2 创建工程 工程所在的工作库文件夹 此项工程的工程名 当前工程顶层文件的实体名 5.1 基本设计流程 图5-3 将所有相关的文件都加入进此工程 5.1.2 创建工程 将设计文件加入工程中 5.1 基本设计流程 图5-4 选择目标器件EP1K100QC208-3 5.1.2 创建工程 选定芯片系列 芯片封装 芯片引脚数 芯片速度等级 工具设置 选择输入的HDL类型和综合工具 选择仿真工具 选择时序分析工具 设置结束 工程设计 统计 图5-6 选择目标器件EP1K100QC208-3 5.1.3 编译前设置 选择FPGA目标芯片—Assignments/Settings 图5-9 全程编译后出现报错信息 5.1.4 全程编译—Processing/Start Compilation 图5-10 选择编辑矢量波形文件 5.1.5 时序仿真—File/New 图5-11 弹出的波形编辑器 5.1.5 时序仿真 图5-12 设置仿真时间长度，如50us 5.1.5 设定时序仿真—Edit/End Time 图5-13 vwf激励波形文件存盘 5.1.5 时序仿真—波形文件存盘—File/Save as 图5-14 向波形编辑器拖入信号节点 5.1.5 时序仿真—将工程CNT10的端口信号名选入波形编辑器中—View/Utility Windows/Node Finder 图5-15 设置时钟CLK的周期 5.1.5 时序仿真 图5-16 选择总线数据格式 5.1.5 时序仿真—右键选择Properties 图5-17设置好的激励波形图 5.1.5 时序仿真 图5-18 选择仿真控制 5.1.5 时序仿真—仿真器设置—Assignment/Settings/Simulator 图5-19 仿真波形输出 启动仿真器—Processing/Start Simulation 图5-20 选择全时域显示 观察仿真结果—Processing/Simulation Report，右键点击，选择弹出窗口的Zoom项，选择Fit in Win