EDA第六章_原理图输入方法.pptVIP

实 验 实验4-1 原理图输入设计8位全加器 1) 实验目的：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 (2) 原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与机临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 实验4-1 原理图输入设计8位全加器 (3) 实验内容1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。建议实验电路选择附图1-7，键1、2、3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。 (4) 实验内容2，建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议实验电路选择附图1-3，键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。 实验4-1 原理图输入设计8位全加器 (5) 思考题：为了提高加法器的速度，如何改进以上设计的进位方式？ (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的延时情况；最后给出硬件测试流程和结果。 实验4-2 用原理图输入法设计8位十进制频率计 (1) 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 (2) 原理说明：利用第2节介绍的2位计数器模块连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照第2节中的设计流程和方法即可完成全部设计。 实验4-1 原理图输入设计8位全加器 (3) 实验内容1：首先按照本章第2节介绍的方法与流程，完成2位频率计的设计，包括原理图输入、编译、综合、仿真、硬件测试等，然后进行硬件测试，建议实验电路选择附图1-2，数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。 (4) 实验内容2：建立一个新的原理图设计层次，在完成实验内容1的基础上将其扩展为8位频率计，仿真测试该频率计待测信号的最高频率，并与实测的结果进行比较。 实验4-1 原理图输入设计8位全加器 (5) 思考题：为了产生测频控制信号，还有什么其他更简单的电路可以获得图4-31的波形？提示CNT_EN 的反向信号可看作LOCK信号。 (6) 实验附加题1：完成习题4-10和习题4-14的设计和硬件实验验证。 (7) 实验附加题2：分析图4-53的工作原理、各元件模块的功能以及各端口信号的功能。用原理图输入方式完成该图所示电路的设计、时序仿真和硬件实验验证，并说明图4-53的电路功能，给出其仿真波形和硬件测试方法。 (8) 实验报告：详细给出各层次的原理图、工作原理、电路的仿真波形图和波形分析，详述硬件实验过程和实验结果。 选择电路 模式1 输入被加数 高4位：A7-A4 6 = 0110 输入被加数 低4位：A3-A0 4 = 0100 输入加数高4 位：B7-B4 8 =1000 输入加数低4 位：B3-B0 4 =0100 和高位输 出E：1110 和低位输 出8：1000 A5+5A+1（最低进位） =100（16进制） 溢出进位 输入最低进位位 实验4-3 LPM模块使用 图4-53 实验4-2电路原理图 (1) 实验目的：掌握LPM模块的参数设置方法以及设计和应用方法。 (2) 原理说明：数控分频器和乘法器的设计原理已在本章第3节中作了详细描述。 (3) 实验内容1：按照第3节介绍的流程和设计原理，分别使用LPM_COUNTER和LPM_ROM设计8位数控分频器和4位乘法器。然后进行波形仿真和硬件测试、建议实验电路选择附图1-3。 (4) 实验内容2：按照以上流程和要求分别对LPM库中的先进先出寄存器LPM_FIFO、乘法器LPM_MULT、双口随机存储器LPM_RAM_DQ和移位寄存器LPM_SHIFTREG进行仿真测试与硬件实验验证。 (5) 实验报告：按照实验4-2的要求完成实验报