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QuartusII 常见编译错误锦集 在QuartusII下进行编译和仿真的时候会出现一堆, warning,有的可以忽略有的, , F1 , 却需要注意虽然按 可以了解关于该警告的帮助但有时候帮助解释的仍然不 清楚大家群策群力把自己知道和了解的一些关于警告的问题都说出来讨论一下, , , 免得后来的人走弯路. 下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家 一点帮助。 1.Found clock-sensitive change during active clock edge at time on register 原因：vectorsourcefile 中时钟敏感信号（如：数据，允许端，清零，同 步加载等）在时钟的边缘同时变化。而时钟敏感信号是 不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at :truncated value with size to match size of target ( 原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32 位,将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定 的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因:经过综合器优化后，输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results 原因:第9脚，空或接地或接上了电源 措施:有时候定义了输出端口，但输出端直接赋 ‘0’，便会被接地，赋 ‘1’ 接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning 5.Found pins functioning as undefined clocks and/or memory enables 原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就 行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把 “clk”作 为未定义的时钟。 措施:如果clk不是时钟，可以加 “notclock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这 里修改:AssignmentsTiming analysis settings...Inpidual clocks...... 注意在Applies to node中只用选择时钟引脚一项即可，required fmax一 般比所要求频率高5%即可，无须太紧或太松。 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的, 要等 Service Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latencyanalysis for PLL offsets is supported for the current device family, but is not enabled 措施:将setting中的timing RequirementsOption--More Timing Setting--setting--Enable Clock Latency 中的on改成O 8.Found clock high time violation at 14.8 ns on register |counter|lpm_co