QuartusII常犯错误.pdfVIP

设计中从硬件到软件，不断有新的问题出现，先将出现的典型问题罗列如下。 1．Maxplus2功能问题： Maxplus 2对用于数组描述的RAM及ROM在编译过程中会出错，有可能是M axplus 2在语法支持上不太全面。该用Quarters II运行或用元件例化的方法 解决。 例如：subtype word is std_logic_vector(k-1 downto 0); type memory is array(0 to 2**w-1)of word; 解决：在Quartus П上运行通过。 2. 进行仿真实验时，结束时间设为100us时出现的问题： 解决：不改动原状态的时间设置。 3.管脚编辑出现的问题：原因是自己改变了原来的管脚编号 4.毛刺信号的产生信号在FPGA 器件内部通过连线和逻辑单元时， 都有一 定的延时。延时的大小与连线的长短和逻辑单元的数目有关。同时还受器件的制 作工艺、工作电压、温度等条件的影响。信号的高低电平转换也许要一定的过渡 时间。由于以上因素的影响，多路信号的电平变化时，在信号变化的瞬间，组合 逻辑的输出状态不确定， 往往会出现一些不正确的尖峰信号。这些尖峰信号被 称为“毛刺”。许多逻辑电路产生的小的寄生信号，也能成为毛刺信号。这些无 法预见的毛刺信号可通过设计来传播并产生不需要的时钟脉冲。应该明确的是， 任何组合电路都可能是潜在的毛刺信号发生器，而时钟端口、清零和置位端口对 毛刺信号十分敏感，任何一点毛刺都可能会使系统出错。 5. 基本VHDL编程语法错误： ①丢失关键字、符号及端口设置。 ②前后不能呼应，丢失结尾等，如if对应end if。 ③实体与保存名不一致，调用名与实际名不一致，前后应用名不一致。 ④从其它机器或U盘转换到另台机器时，由于版本不一致，致使字符及符号 出错。 ⑤要求的数据位数与程序中数据位数不一致而出错 ⑥多个源冲突。 ⑦设置端口、信号及变量数据类型出错。 ⑧调用的文件必须与主文件在同一个文件包内。 ⑨对一些运算及运行转换，必须加载库 use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; 6. architecture struc of multi16 is begin process begin if (clockevent and clock=1) then result=dataa*datab; end if; end process; end struc; 解决：加敏感量。process(clock)，敏感量起着开关作用。 7.设计芯片的选择。对复杂的运算，CPLD是运算不过来的，采用FPGA能运 行。 8.延时问题：原因是实际下载器件的延时产生。 解决:化简表达式，可减少延时，但还是有延时。这涉及到门器件 的指标，其间的延时是最小值保证的，故选器件时其延时要小于应用要求。 9.variable i:std_logic; 原因:非法使用了变量。 解决:删除掉。 10.有许多输出反馈作为信号的输入，故输出应是buffer（输出但可以反馈 到实体内部）。 解决：将输出改为buffer类型。 11.出现的问题程序，及编译出现的结果： architecture struc of multi16 is begin process begin if (clockevent and clock=1) then result=dataa*datab; end if; end process; end struc; 解决：加敏感量。process(clock)。