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从Verilog到VHDL(上):基本语法(转) 2009-09-26 09:27:47|??分类： 默认分类 阅读45 评论0 ??字号：大中小?订阅 从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的SystemVerilog的标准化，将Verification和 Design的一体化的尝试，我个人认为，是走在正确的道路上。 所以，我确实想不到，我竟然也要回头学起VHDL来了，毕竟一些老牌公司，特别是欧洲的公司，往往因为历史原因，仍然在使用VHDL，看来终究是绕不过去的了——正如一个Design Verification工程师在目前想完全的不和SpecmanE打交道是很难的一样。 下面记载的是两种语言学习过程中的一些体会，而且更多的是从语法角度出发，算是梳理一下思路吧，而且，以前从来没有接触过VHDL，当然会存在很多非常初级的东西。 而在本文之后，打算再写一篇简单阐述下结合Cadence的IUS工具，使用SystemVerilog对VHDL进行验证的基本方法。 起手式 从Verilog撞进VHDL的世界，有些东西要先搞清楚，否则会一头雾水： 1. 大小写敏感： Verilog是大小写敏感的，VHDL则非； 2. 注释：Verilog的行注释为//，块注释为/**/;VHDL只支持行注释–;1 基本结构 VHDL被认为是要求更严格，更多讲究的语言，相比和C类似的Verilog，架构上更严谨一些： 1. 基本结构：从上往下为 USE定义区（调用库和包）；Package定义区（自定义程序包）；Entity定义区（定义电路实体外观，I/O接口的规格）；2Architecture定义区（描述内部功能）；3Configuration定义区（决定那个Architecture被使用）4 2. 并行与串行： 在这一点上，VHDL和Verilog有些类似，书写在Architecture内的语句，直接被认为是并行执行，无论书写顺序的（就如同 Verilog中的并列的Always语句块）；而顺序执行的串行语句必须放置在进程语句(process）当中，正如Verilog的 begin…end。 3. process： 和Verilog不同的是这里的Process是要求有敏感变量列表作为输入的，正如试图在Verilog中用Always语句实现组合逻辑时类似。所以当写这样的语句，不妨多回想Verilog中对于敏感变量列表的要求。 4. 例化： 在VHDL当中尝试例化一个entity，比起Verilog要麻烦不少。首先，必须在Architecture当中用Component语法来声明这个实体的Port和Generic（参数）；然后才可在后续内容当中例化实体，并且用generic map和port map来进行参数赋值和port连接。 5. 库，包和配置： VHDL这方面的组织比起Verilog显然要严密多了，使用configuration，用简单的语句，就可以把不同的architecture 实现和entity实现绑定，而此时我们就能看出VHDL之所以要分开所谓entity和architecture的目的所在了。 ? CONFIGURATION OF 实体名 IS ?????? FOR? 为实体选配的构造体名 ?????? END FOR； END 配置名； 而事实上，configuration还可以直接指定某个Hierachy的某个实体究竟适用那种entity来例化，语法如下（参见VHDL Configuration）： configuration TopMixed of Top is —TopMixedTop是实体名 ?????? for Structure??????????????????? ? —Structure是结构体名，是和实体Top相对应的结构体 ????????????? for B1: Blk????????????????? —B1和B2是结构体structure中的元件例化语句的标号 ???????????????????? use entity Work.Blk(RTL);— 此语句说明，在元件例化的时候，利用用户自定义 ???????????????????????????????????????????????????????????????????????? —的实体blk来例化，其结构体是RTL? ????????????? end for; ?????? for B2: Blk ????????????? use entity Work.GateLe