第3章 Verilog HDL语言基础.pptVIP

Verilog HDL语言基础 xxx Verilog HDL语言基础--本章概述 本章介绍Verilog语言的基础知识，其中包括: Verilog语言概述; Verilog语言的程序结构; Verilog语言要素; Verilog常量; Verilog语言数据类型; Verilog名字空间; Verilog语言表达式; Verilog的行为级描述语句; Verilog HDL语言基础--本章概述 Verilog的门级描述语句; Verilog编译指示语句; Verilog系统任务和函数; Verilog用户定义任务和函数和Verilog语言模块描 述方式。 本章内容对于初步掌握Verilog语言规则非常重 要。 --Verilog语言概述 Verilog HDL（以下简称Verilog）是一种硬件描述语 言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。 --Verilog语言概述 Verilog HDL语言具有下述描述能力： 设计的行为特性 设计的数据流特性 设计的结构组成 包含响应监控和设计验证方面的时延和波形产生机制。 所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、 验证期间从设计外部访问设计，包括模拟的具体控制和运 行。 --Verilog语言概述 Verilog HDL语言不仅定义了语法，而且对每个语法 结构都定义了清晰的模拟、仿真语义。因此，用这种语言 编写的模型能够使用Verilog仿真器进行验证。语言从C编 程语言中继承了多种操作符和结构。Verilog HDL提供了 扩展的建模能力，其中许多扩展最初很难理解。 Verilog HDL语言发展历史 Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。由 于他们的模拟、仿真器产品的广泛使用，Verilog HDL作 为一种便于使用且实用的语言逐渐为众多设计者所接受。 在一次努力增加语言普及性的活动中，Verilog HDL语言 于1990年被推向公众领域。Open Verilog International （OVI）是促进Verilog发展的国际性组织。1992年，OVI 决定致力于推广Verilog OVI标准成为IEEE标准。这一努 力最后获得成功，Verilog语言于1995年成为IEEE标准， 称为IEEE Std1364－1995。完整的标准在Verilog硬件描 述语言参考手册中有详细描述。 Verilog HDL硬件描述语言功能 Verilog硬件描述语言的主要功能包括： 1．基本逻辑门，例如and、or和nand等都内置在语言 中。 2．用户定义原语（UDP）创建的灵活性。用户定义的 原语既可以是组合逻辑原语，也可以是时序逻辑原语。 3．开关级基本结构模型，例如pmos和nmos等也被内置 在语言中。 Verilog HDL硬件描述语言功能 4．提供显式语言结构指定设计中的端口到端口的时 延及路径时延和设计的时序检查。 5．可采用三种不同方式或混合方式对设计建模。这 些方式包括： 行为描述方式—使用过程化结构建模； 数据流方式—使用连续赋值语句方式建模； 结构化方式—使用门和模块实例语句描述建模。 Verilog HDL硬件描述语言功能 6．Verilog HDL中有两类数据类型：网络数据类型和 寄存器数据类型。网络类型表示构件间的物理连线，而寄 存器类型表示抽象的数据存储元件。 7．能够描述层次设计，可使用模块实例结构描述任何 层次。 8．设计的规模可以是任意的，语言不对设计的规模 （大小）施加任何限制。 Verilog HDL硬件描述语言功能 9．Verilog HDL不再是某些公司的专有语言而是IEEE 标准。 10．人和机器都可阅读Verilog 语言，因此它可作为 EDA的工具和设计者之间的交互语言。 11．Verilog HDL语言的描述能力能够通过使用编程语 言接口（PLI）机制进一步扩展。PLI是允许外部函数访问 Verilog模块内信息、允许设计者与模拟器交互的例程集 合。 Verilog HDL硬件描述语言功能 12．设计能够在多个层次上加以描述，从开关级、门 级、寄存器传送级（RTL）到算法级，包括进程和队列 级。 13．能够使用内置开关级原语在开关级对设计完整建 模。 14．同一语言可用于生成模拟激励和指定测试的验证 约束条