第4章 数字逻辑单元设计.pptVIP

数字逻辑单元设计 xxx 第4章　数字逻辑单元设计--本章概要 在复杂数字系统中，其结构总可以用若干基本逻辑单 元的组合进行描述。 基本逻辑单元一般分为组合逻辑电路和时序电路两大 类。 在此基础上，可以更进一步进行组合.本章所介绍的 存储器、运算单元和有限自动状态机就是由基本逻辑单 元组合而成的。 本章首先介绍基本的组合逻辑电路和时序电路设计， 然后介绍在数字系统设计中普遍使用的存储器电路、运 算单元和有限自动状态机。 组合逻辑电路设计 组合逻辑电路是指输出状态只决定于同一时刻各个输入状态的组合，而与先前状态无关的逻辑电路称为组合逻辑电路。组合逻辑电路主要包括简单门电路、编码器和译码器、数据选择器、数字比较器、运算单元和三态门等。 组合逻辑电路设计--基本逻辑门电路设计 组合逻辑电路设计--基本逻辑门电路设计 组合逻辑电路设计--基本逻辑门电路设计 组合逻辑电路设计--基本逻辑门电路设计 组合逻辑电路设计--编码器和译码器设计 在数字系统中，常常会将某一信息用特定的代码进行描 述，这称为编码过程。编码过程可以通过编码器电路实 现。 同时，将某一特定的代码翻译成原始的信息，这称为 译码过程。译码过程可以通过译码器电路实现。 组合逻辑电路设计--编码器设计 组合逻辑电路设计--编码器设计 【例4.4】使用if-else语句实现一个8-3线优先编 码器的Verilog HDL描述。 module v_priority_encoder_1(sel,code); input [7:0] sel; output [2:0] code; reg [2:0] code; always @(sel) 组合逻辑电路设计--编码器设计 组合逻辑电路设计--译码器设计 　 译码的过程实际上就是编码过程的逆过程,即将 一组按一定规律排列的二进制数还原为原始的信 息。 组合逻辑电路设计--译码器设计 组合逻辑电路设计--译码器设计 组合逻辑电路设计--译码器设计 组合逻辑电路设计--译码器设计 组合逻辑电路设计--译码器设计 组合逻辑电路设计--数据选择器设计设计 CASE和IF语句描述数据选择器 在数字系统设计中，常使用CASE和IF语句描述数 据选择器。下面给出这两种描述方法。 组合逻辑电路设计--数据选择器设计设计 组合逻辑电路设计--数据选择器设计设计 组合逻辑电路设计--三态缓冲描述数据选择器 使用三态缓冲语句也可以描述多路数据选择器。图4.5 给出了4选1多路选择器的三态的原理。 组合逻辑电路设计--三态缓冲描述数据选择器 组合逻辑电路设计--数字比较器 　比较器就是对输入数据进行比较，并判断其大小的逻辑 电路。在数字系统中，比较器是基本的组合逻辑单元之 一，比较器主要是使用关系运算符实现的。 组合逻辑电路设计--数字比较器 【例4.10】数字比较器的Verilog HDL描述 module v_comparator_1 (A, B, CMP); input [7:0] A; input [7:0] B; output CMP; assign CMP = (A = B) ? 1b1 : 1b0; endmodule 组合逻辑电路设计--运算单元 　　数据运算单元主要包含加法器、减法器、乘法器和除 法器，由这四种运算单元和逻辑运算单元一起，可以完成 复杂数学运算。在Verilog HDL语言中，支持的几种运算 有：加（+）、减（-）、乘（*）、除（/）、取余 （MOD）、幂乘（**）。 组合逻辑电路设计--加法器设计 　 在Verilog HDL描述加法器时，使用’+’运算符比门级描述更简单。 组合逻辑电路设计--加法器设计 【例4.11】带进位输入和输出的无符号加法器的Verilog HDL描述 module v_adders_2(A, B, CI, SUM); input [7:0] A; input [7:0] B; input CI; output [7:0] SUM; assign SUM = A + B + CI; endmodule 组合逻辑电路设计--减法器设计 组合逻辑电路设计--减法器设计 【例4.12】无符号8位带借位的减法器的Verilog HDL描述 module v_adders_8(A, B, BI, RES); input [7:0] A; input [7:0] B; input BI; output [7:0] RES; assign RES = A - B - BI; endmodule 组合逻辑电路设计--乘法器设计 组合逻辑电路设计--乘法器设计 【例4.13