数字频率计设计报告.docxVIP

设计报告一实验目的 1 熟悉并掌握利用Verilog HDL语言的编程。 2 掌握用语言编写电路的能力。 3 掌握用模块化设计电路。二设计任务设计一个1Hz~10MHz的数字频率计要求：所有程序必须由verilog编写，同时需要至少2档进行切换。三电路设计过程数字频率计中的FPGA是频率计的核心，主要实现在一定时间内，对被测信号的脉冲个数进行计数，并且转化为相应的频率值显示在六个数码管上。设计量程分为三个，分别为：0~999999Hz、0~9999.99KHz、0~99.9999MHz。首先将系统分成七个模块来分别进行仿真。分别有以下七个模块： 1、计数模块counter：对包含被测信号频率信息的脉冲进行计数。 2、门控信号gate_control: 根据量程，控制计数模块计数。 3、分频模块fdiv: 将标准时钟分频，得到计数以及动态显示所需要的时钟。 4、寄存器模块flip_latch: 对计数模块的值进行寄存。 5 、多路选择模块data_mux: 根据动态选择信号，选择相应的需要显示的计数值。 6 、动态位选模块dispselect: 输出动态显示中的位选信号。 7 、BCD译码模块dispdecoder: 将BCD码译成数码管的显示数据。经过上述模块化分后的结构框图如下：1 计数模块counter功能：该模块主要完成对被测信号经过放大整形后输入到可编程逻辑器件的F_IN信号实现在一定时间下的计数，采用六个异步BCD码十进制计数器来实现0~999999范围的计数。程序：module counter (EN,CLR,F_IN,F_OUT,Q0,Q1,Q2,Q3,Q4,Q5);/*输入输出端口定义*/input EN;input CLR;input F_IN;output [3:0] Q0,Q1,Q2,Q3,Q4,Q5;output F_OUT;/*数据类型定义*/reg [3:0] Q0,Q1,Q2,Q3,Q4,Q5;reg F_OUT;reg F_OUT0,F_OUT1,F_OUT2,F_OUT3,F_OUT4;/*初始化*/initialbeginF_OUT =1b0;Endalways @ (posedge F_IN)beginF_OUT =1b0; if((EN==1b1)(CLR ==1b0)(Q04b1001))beginQ0=Q0 + 4b0001; F_OUT =1b0;End /*六个异步BCD码十进制计数器级联实现0~999999计数*/elsebegin Q0=4b0000; if ((EN==1b1)(CLR ==1b0)(Q14b1001)) begin Q1=Q1 + 4b0001; F_OUT =1b0;end else begin Q1=4b0000;if ((EN==1b1)(CLR ==1b0)(Q24b1001))begin Q2=Q2+ 4b0001; F_OUT =1b0; endelse begin Q2=4b0000; if ((EN==1b1)(CLR ==1b0)(Q34b1001)) begin Q3=Q3+ 4b0001; F_OUT =1b0; end else begin Q3=4b0000; if ((EN==1b1)(CLR ==1b0)(Q44b1001)) begin Q4=Q4 + 4b0001; F_OUT =1b0; end else begin Q4=4b0000; if ((EN==1b1)(CLR ==1b0)(Q54b1001)) begin Q5=Q5 + 4b0001; F_OUT =1b0; end else begin Q5=4b0000; F_OUT=1b1; end end end end end endend endmodule 该模块定义输入端口如下：● EN：异步BCD码十进制计数器的全局使能信号● CLR：异步BCD码十进制计数器复位信号● F_IN：被测信号经过放大与整形处理后的信号该模块定义输出端口如下：● F_OUT：超出技术范围0～999999的输出信号，用来指示提醒用户选择更大的量程。● Q0：计