第二讲：DSP体系结构和汇编语言1.pptVIP

C6000芯片特点(1) 定点/浮点系列兼容DSP，CPU主频100～600MHz~1.1GHz VelociTI? 先进VLIW结构内核 8个独立的功能单元：6个ALU（32/40-bit），2个乘法器（16×16），浮点系列支持IEEE标准单精度和双精度浮点运算 可以每周期执行8条32-bit指令，最大峰值速度4800MIPS 专用存取结构，32/64个32-bit通用寄存器 类似RISC的指令集 32-bit寻址范围，支持byte寻址 支持40-bit ALU运算 支持位操作 100%条件指令 C6000芯片特点(2) 片内集成大容量SRAM，最大可达8M-bit 16/32/64-bit 高性能外部存储器接口（EMIF），提供与SDRAM、SBSRAM、SRAM等同步/异步存储器的直接接口 内置高效率协处理器（C64x） Viterbi编解码协处理器（VCP），支持500路7.95-Kbps AMR Turbo码编解码协处理器（TCP），支持6路2-Mbps 3GPP C6000芯片特点(3) 片内提供多种集成外设（不同芯片的资源不同） 多通道DMA/EDMA控制器 多通道缓冲串口（McBSP） 多通道音频串口（McASP） 主机口（HPI），可以访问DSP的整个存储空间 32-bit扩展总线（xBUS） 32-bit /33MHz PCI 主/从模式接口 32-bit通用计数器（Timer） UTOPIA接口 通用输入/输出（GPIO） I2C总线主/从模式接口 支持多种复位加载模式（Boot），提供3种节电模式控制（Power Down） C6000芯片特点(4) 内置灵活的PLL锁相时钟电路 支持IEEE-1149.1（JTAG）边界扫描接口 双电压供电：内核采用1.0/1.2/1.5/1.8v，周边I/O采用3.3v,1.8v,1.2v. 0.12~0.18um CMOS工艺 BGA球栅阵列封装 C6000 CPU Architecture TMS320C62x/C67x Block Diagram C64x 片内2级存储器 C62x CPU and Data Paths C6201/C6701 Memory Maps C6211 Memory Map 程序员角度的DSP结构：存储器的层次 C55X CPU P UNIT I UNIT A UNIT D UNIT C5509 结构图 C5502 结构图 C5509 memory map C5502 memory map 参考文档 TMS320C55x Assembly Language Tools User‘s Guide(spru280). TMS320C55x DSP CPU Reference Guide (spru371). AD公司DSP blackfin BF531 TigerSHARC TigerSHARC Processor Architectural Features TigerSHARC(ts201) General-Purpose Algorithm Benchmarks at 600MHz ARM架构对比 各版本区别 版本3地址空间由26到32位，增加CPSR,SPSR,增加2种异常处理，增加两条访问CPSR,SPSR的指令。 版本4增加THUMB，增加半字访问，特权模式。 版本5提高ARM/THUMB混合访问，增加多条指令。 版本6增加SIMD(Single Instruction Multiple Data )功能扩展，功耗，高性能，音视频优化。 ARM各系列 S3c44b0CPU 参考文档 * * 第二讲 DSP体系结构和汇编语言1 实时信号处理系统设计 联系方式:zyh@ccee.cqu.edu.cn 重庆大学通信工程学院 C6000 history 1997 C6201 EDN “Innovation of the Year” 2001 C6416 EDN “Innovation of the Year” C64的 L1D的存储体结构：8×32bit。（32B） L1D行：一行64B。共128组（1组2行,共4K字） 数据寄存器 处理 单元 片内存储器 片外存储器 General-purpose register files Data register file Data types include 8-, 16-, or 32-bit signed or unsigned integer and 16- or 32-bit signed fractional 32-bit reads AND two 32-bit writes Address register file Stack