第二讲：DSP体系结构和汇编语言2.pptVIP

VLIW特点 VLIW architectures rely on compile-time detection of parallelism → the compiler analysis the program and detects operations to be executed in parallel;such operations are packed into one “large”instruction. After one instruction has been fetched all the corresponding operations are issued in parallel. No hardware is needed for run-time detection of parallelism. The window of execution problem is solved: the compiler can potentially analyse the whole program in order to detect parallel operations. C6000芯片特点(1) 定点/浮点系列兼容DSP，CPU主频100～600MHz~1.1GHz VelociTI? 先进VLIW结构内核 8个独立的功能单元：6个ALU（32/40-bit），2个乘法器（16×16），浮点系列支持IEEE标准单精度和双精度浮点运算 可以每周期执行8条32-bit指令，最大峰值速度4800MIPS 专用存取结构，32/64个32-bit通用寄存器 类似RISC的指令集 32-bit寻址范围，支持byte寻址 支持40-bit ALU运算 支持位操作 100%条件指令 C6000芯片特点(2) 片内集成大容量SRAM，最大可达8M-bit 16/32/64-bit 高性能外部存储器接口（EMIF），提供与SDRAM、SBSRAM、SRAM等同步/异步存储器的直接接口 内置高效率协处理器（C64x） Viterbi编解码协处理器（VCP），支持500路7.95-Kbps AMR Turbo码编解码协处理器（TCP），支持6路2-Mbps 3GPP C6000芯片特点(3) 片内提供多种集成外设（不同芯片的资源不同） 多通道DMA/EDMA控制器 多通道缓冲串口（McBSP） 多通道音频串口（McASP） 主机口（HPI），可以访问DSP的整个存储空间 32-bit扩展总线（xBUS） 32-bit /33MHz PCI 主/从模式接口 32-bit通用计数器（Timer） UTOPIA接口 通用输入/输出（GPIO） I2C总线主/从模式接口 支持多种复位加载模式（Boot），提供3种节电模式控制（Power Down） C6000芯片特点(4) 内置灵活的PLL锁相时钟电路 支持IEEE-1149.1（JTAG）边界扫描接口 双电压供电：内核采用1.0/1.2/1.5/1.8v，周边I/O采用3.3v,1.8v,1.2v. 0.12~0.18um CMOS工艺 BGA球栅阵列封装 C6000 CPU Architecture TMS320C62x/C67x Block Diagram C64x 片内2级存储器 C62x CPU and Data Paths C6201/C6701 Memory Maps C6211 Memory Map 程序员角度的DSP结构：存储器的层次 C55X CPU P UNIT I UNIT A UNIT D UNIT C5509 结构图 C5502 结构图 C5509 memory map C5502 memory map 参考文档 TMS320C55x Assembly Language Tools User‘s Guide(spru280). TMS320C55x DSP CPU Reference Guide (spru371). BF531 Blackfin-- CPU TigerSHARC TigerSHARC(ts201) TigerSHARC Specifications Up to 600MHz (1.67 ns 每指令周期) Up to 24M bits of 内部片上 DRAM 2 computation blocks ALU multiplier Shifter register file communications logic unit (CLU) TigerSHARC Specifications Static Superscalar architecture which supports 1, 8, 16 and 32-bi