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EDA技术与Verilog设计实验报告 专业班级： 姓名： 学号： 日期： 2011年10月30日 半加器和全加器的设计 实验目的：通过一位全加器的设计和仿真，熟悉基于QuartusⅡ软件进行原理图设计的基本流程。该全加器通过两步实现，首先设计一个半加器，将半加器生成原理图符号，以供调用，然后用半加器构成全加器。 原理图设计源文件 （1）半加器的设计原理图 图1-1 半加器原理图 （2）全加器的设计原理图 图1-2 全加器原理图 设计仿真图 半加器的功能仿真图 图1-3 半加器功能仿真图 全加器的功能仿真图 图1-4 全加器功能仿真图 四选一数据选择器的设计 实验目的：通过四选一数据选择器的设计熟悉synpilify软件的使用及verilog语言设计方法，并观察设计的综合结果是否符合要求。 四选一数据选择器的verilog语言设计源程序 module mux4_1(out,in0,in1,in2,in3,sel); input in0,in1,in2,in3; input[1:0]sel; output out; reg out; always@(in0 or in1 or in2 or in3 or sel) case(sel) 2b00:out=in0; 2b01:out=in1; 2b10:out=in2; 2b11:out=in3; default:out=2bx; endcase endmodule 四选一数据选择器的逻辑综合图 （1）RTL级综合图 图2-1 四选一数据选择器RTL级综合图 门级综合图 图2-2 四选一数据选择器门级综合图 基于QuartusⅡ图形输入电路的设计 实验目的 通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 初步了解QuartusⅡ原理图输入设计的全过程。 掌握组合逻辑电路的静态测试方法。 实验原理 3—8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其他则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表3—1所示。 表3-1 3-8译码器真值表 输入 输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 3. 3-8译码器的设计原理图 图3-1 3-8译码器原理图 4. 3-8译码器的功能仿真图形 图3-2 3-8译码器功能仿真图 含异步清零和同步时能的加法计数器 实验目的 了解二进制计数器的工作原理。 进一步熟悉QuartusⅡ软件的使用方法和verilog输入。 时钟在编程过程中得作用。 实验原理 二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下： 在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数器清零，继续进行检测和计