CPLDFPGA应用设计 课程设计.docVIP

理工大学 CPLD/FPGA应用设计 课程设计 设计名称 八路抢答器 专业班级 电子信息工程 学 号 姓 名 指导教师 专业班级 电子信息工程 学号 姓名 成绩 专业班级 信息09-3 学生姓名 课程名称 CPLD/FPGA应用设计 设计名称 八路抢答器 设计周数 1.5周 指导教师 设计 任务 主要 设计 参数 1、设计具有一个可容纳8组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 2、电路具有第一信号的鉴别和锁存功能。 3、设置记分电路。 4、设置犯规电路。 设计内容 设计要求 系统的输入信号有：A，B，C，D，E，F,G,H,系统清零信号CLR，系统时钟信号CLK，复位信号RST，加分按钮信号ADD，计时预置控制信号LDN，计时使能信号EN，计时预置数据调整按钮TA，TB； 系统的输出信号有：指示灯控制信号出口LEDA、LEDB、LEDC、LEDD、LEDE、LEDF、LEDG、LEDH。 主要参考 资 料 [1]《电子技术课程设计指导》 彭介华 高等教育出版社.2000年出版 [2] EDA技术及应用教程 梁勇、李会萍等机械工业出版社《》出版社， 指导教师签名： 日期： 一、设计目的 1、加深对VHDL语言设计的理解； 2、通过对抢答器的设计加深对CPLD/FPGA课程的理解； 3、通过对抢答器的设计了解简易集成电路的设计思路； 二、设计要求 1、设计具有一个可容纳8组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 2、电路具有第一信号的鉴别和锁存功能。 3、设置记分电路。 4、设置犯规电路。 三、设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D、E、F、G、H,系统清零信号CLR，系统时钟信号CLK，计分复位信号RET，加分按钮信号ADD，计时预置控制信号LDN，计时使能信号EN，计时预置调整信号按钮AN、BN,系统的输出信号有：4个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD、LEDE、LEDF、LEDG、LEDH,4个组抢答时的计时数码管显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。 本次课程设计的主要目的旨在通过独立完成一个 “抢答器”的设计，达到对EDA技术的熟练掌握，提升对《CPLD/FPGA技术及应用》课程所学内容的掌握和应用。 以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。基于VHDL程序设计中拥有输入设计流程 ,其包括设计输入，综合，适配，仿真测试和编程下载等方法。与其他应用软件相比，他提供了更强大、更直观便捷和操作灵活的原理图输入设计功能，同时还配备了更丰富的适用于各种需要的元件库，其中包括基本的逻辑元件，宏功能元件，以及类似于IP核的参数可设置的宏功能块LPM库。 设计者不必具备许多诸如编程技术，硬件描述语言等知识就能迅速入门，完成较大规模的电路设计系统。 能进行任意层次的数字系统设计，传统的数字电路实验只能完成单一层次的设计。 能对系统中的任意层次，或任一元件的功能进行精确的时序仿真。 通过时序仿真能迅速定位电路系统中的错误所在，并及时纠正。 抢答器的组成框图 四、VHDL参考程序 （一）抢答鉴别模块 1.VHDL源程序 ---------------------------------------------------------------------------------- -- Company: -- Enginee