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EDA应用实践 数控分频器的原理 数控分频器的原理 数控分频器的原理 数控分频器的原理 数控分频器的原理 数控分频器的原理 数控分频器的原理 8位十进制频率计的verilog HDL语言描述 频率计的基本原理 频率计又称为频率计数器，是一种专门对被测信号频率 进行测量的电子测量仪器。其最基本的工作原理为：当被测 信号在特定时间段T内的周期个数为N时，则被测信号的频率 f=N/T（如下图所示）。 频率计的组成 频率计主要由以下模块构成： 控制模块：产生测频所需要的各种控制信号； 其标准输入时钟为1Hz，每两个时钟周期进行一次频率测 量。 锁存器模块：所存测量值，然后输出； 计数模块：用于在单位时间中对输入信号的脉冲进 行计数； 显示模块：将所测量的频率值显示出来。 设计原理 设计原理： 当系统正常工作时，外界提供的1HZ的输入信号，经过测频控 制信号发生器进行信号的变换，产生计数信号； 被测的信号通过信号整形电路产生同频率的矩形波，送入计 数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁 存器中，保证系统可以稳定的显示数据； 显示译码器将二进制表示的计数结果转换成相应的能够在八 段数码显示管上可以显示的十进制结果。在数码显示管上可以看 到计数结果。 程序设计：十进制计数器 程序设计：十进制计数器 程序设计：8位十进制频率计顶层文件 程序设计 程序设计 程序设计 Copyright ? Http:// *SiChuan Engneering Colledge-1959 四川工程职业技术学院 EDA课程电子教案 Copyright ? Http:// *SiChuan Engineering Technical College-1959 Copyright ? Http:// 四川工程职业技术学院 EDA课程电子教案 Copyright ? Http:// 第 29 讲 数控分频器的功能就是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 数控分频程序设计： module pulse(clk,data,fout); //数控分频器 input clk; //时钟输入 input[7:0]data; //预置分频数 output fout; //分频输出 reg fout_r; //输出寄存器 reg[7:0] cnt8; //8位计数器 reg full; //溢出标志位 reg cnt2; assign fout = fout_r; //分频输出 always @(posedge clk) begin if(cnt8 == 8hff) begin cnt8 = data; //当cnt8计数计满时，输入数据Data被同步预置 给计数器Cnt8 full = 1b1; //同时使溢出标志信号full输出为高电平 end else begin cnt8 = cnt8 + 1b1; //否则继续作加1计数 full = 1b0; //且输出溢出标志信号full为低电平 end end always @(posedge full) begin if(full == 1b1) begin cnt2 = ~cnt2; //如果溢出标志信号full为高电平，D触发器输出取反 if(cnt2 == 1b1) fout_r = 1b1; else fout_r = 1b0; end end endmodule 项目分析： 在SmartEDA实验箱上实现数控分频器的设计，在clk输入64khz或更高的频率信号，输出FOUT接蜂鸣器BUZZER,由KEY1/KEY2控制输入8位预置数，并在数码管1~2上显示。 项目顶层模块： 项目要求： 在SmartEDA实验箱上实现一个8位十进制频率计的设计。 项目目的： 设计8位十进制频率计，学习复杂的数字系统设计方法。 module cnt10(clock,rst,cin,cout,dout); //10进制计数器 input clock; //计数时钟 input cin; //进位输入 input rst; //复位信号 output cout; //进位输出 output[3:0] dout; //计数输出 reg[3:0] counter; //寄存器 assign dout = counter; assign cout = cin (cou