vhdl电子琴实验报告.docVIP

设计框图： 3系统以及模块硬件电路设计 试验箱使用的是模式3的电路结构。 按键PIO7是模式选择按键button，每按下一次改变一次模式 按键PIO6-0用于弹奏，在弹奏模式下，被按下时分别发出中音Do, Re, Mi, Fa, Sol, La, Ti。 Clk0用于分频以供扬声器发声 Clk5用于控制自动演奏节拍 三个数码管用于显示高、中、低音音调 下载时选择的开发系统模式以及管脚定义 表1 GW48-CK开发系统工作模式： 接口 名称 类型 (输入/输出) 结构图上 的信号名 引脚号 说明 clk INPUT CLK0 2 供分频发声 Clk2 INPUT CLK5 83 供分频获得节拍 Key INPUT PIO6-0 11-5 按键弹奏 Button INPUT PIO7 16 模式选择 Code0top OUTPUT PIO19-16 30-27 低音显示 Code1top OUTPUT PIO23-20 38-35 中音显示 Code2top OUTPUT PIO27-24 49-47，39 高音显示 Spkout OUTPUT SPEAKER 3 发声 4 系统的VHDL设计 顶层程序：top.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity top is port ( clk :in std_logic; clk2:in std_logic; key:in std_logic_vector(6 downto 0); button:in std_logic; spkout :out std_logic; code0top:out std_logic_vector(3 downto 0); code1top:out std_logic_vector(3 downto 0); code2top:out std_logic_vector(3 downto 0)); end top; architecture behave of top is component autoplay buzz code0 code1 code2 tone fenpin button Index_auto Index_key table Clk2 autoplay key Keyplay 译码器 译码器 译码器 PIO27-24 PIO23-20 PIO23-20 F P G A最小系统 Clk0 Clk5 PIO7 PIO6 PIO5 PIO4 PIO3 PIO2 PIO1 PIO0 spk 6MHz 1024Hz Key0 Key1 Key2 Key3 Key4 Key5 Key6 Button