第四章_VHDL入门.pptVIP

* 3.3 含有层次结构的VHDL描述 3.3.1 半加器描述和CASE语句 【例3-18】 LIBRARY IEEE ; --或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; * 3.3 含有层次结构的VHDL描述 3.3.1 半加器描述和CASE语句 【例3-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); --例化语句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; * 3.3 含有层次结构的VHDL描述 3.3.2 半加器描述 1. CASE语句 CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... WHEN OTHERS = 顺序语句; END CASE ； * 3.3 含有层次结构的VHDL描述 3.3.2 半加器描述 2. 标准逻辑矢量数据类型 B =; -- B(7)为 0 B(4 DOWNTO 1) = 1101 ; -- B(4)为 1 B(7 DOWNTO 4) = A ; -- B(6)等于 A(2) SIGNAL C ：BIT_VECTOR(3 DOWNTO 0)； * 3.3 含有层次结构的VHDL描述 3.3.2 半加器描述 3. 并置操作符 ? SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = 1?0?d(1)?1 ; -- 元素与元素并置，并置后的数组长度为4 ... IF a ? d = 101011 THEN ... –- 在IF条件句中可以使用并置符 * 3.3 含有层次结构的VHDL描述 3.3.3 全加器描述和例化语句 COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 文件名 ； COMPONENT h_adder PORT ( c，d : IN STD_LOGIC; e，f : OUT STD_LOGIC); 例化名 : 元件名 PORT MAP( [端口名 =] 连接端口名,...); * 3.4 计数器设计 【例3-20】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; AR