Verilog HDL 数字系统设计及实践 第9章 编译预处理.pptVIP

* 第9章 编译预处理 Verilog HDL 数字系统设计及实践 学习指南 【知识目标】 （1） 了解编译指令的概念； （2） 了解常见的几个编译指令。 【技能目标】 （1） 能够掌握常见的编译指令语法形式； （2） 能够正确地运用常见的编译指令功能。 【重点难点】 （1） 宏定义及条件编译指令的运用。 9.1`define, `undef `define指令用于定义文本替换，类似C语言中的#define指令。 `undef指令则是取消前 面定义的宏。 `define DATASIZE 8 …… reg [`DATASIZE-1:0] data; //等于 reg [7:0] data; `undef DATASIZE //DATASIZE不再有效 9.2 `ifdef,`else, `elsif, `endif, `ifndef 通常Verilog代码中所有的行都会被编译器编译（注释除外），但是有时候设计者需要根据某些条件选择性的编译某部分代码，同时选择性的忽略某部分代码。而实现这种功能的编译指令就是条件编译指令。 这些指令有以下几种格式： `ifdef 宏名1（标识符） 程序段a `elseif 宏名2 （标识符） 程序段b `else 程序段c `endif 9.3 `include 此指令可以在编译时将另一个源文件包含到本文件里来，作用类似于C语言中的#include。例如： `include “header.v” // 包含一个header.v的文件， // 编译时这一行内容由header.v的内容替换 这个命令是非常有用，可以将常用的宏定义或者任务（task）甚至底层的module等 分开编写，再在需要的主文件中包含进来，避免重复设计。 9.4 `timescale `timescale指令用于指定延迟的时间单位和时间精度，其指令格式为： `timescale unit/precision 其中的unit和precision由整数1，10，100以及单位s，ms，us，ns，ps，fs组成。 时间单位值决定了模块中仿真和延迟时间的基准单位。时间精度值则决定仿真时 间的精确程度。时间精度值不能大于时间单位值。例如： `timescale 1ns/100ps …… #5.55 a = 0; …… 9.5 预编译处理实例 【例9.1】我们先写一个名叫def.h的文件，此文件中包含对整个设计的配置参数，如下： `define DELAY 10 //延时 `define DATASIZE 32 //数据位宽 `define AND_OPERATION //ADD_OPERATION:加 / SUB_OPERATION：减 / AND_OPERATION：按位与 /缺省：按位或在这个文件中我们可以配置延时大小，数据位宽，以及模块的逻辑功能。下面是主程序： //example_9_1:条件编译指定逻辑功能 `include def.h //包含文件def.h `timescale 1ns/100ps //延迟时间单位和精度 module multi_calc (i_A,i_B,o_OUT); input [`DATASIZE-1:0] i_A; //位宽由宏名DATASIZE决定 input [`DATASIZE-1:0] i_B; //位宽由宏名DATASIZE决定 output [`DATASIZE-1:0] o_OUT; //位宽由宏名DATASIZE决定 *